JEDEC準(zhǔn)備迎接DDR4內(nèi)存規(guī)格

        內(nèi)存芯片的雙倍數(shù)據(jù)速率（DDR4）的標(biāo)準(zhǔn)將包括三個數(shù)據(jù)寬度的產(chǎn)品，差分信號傳輸，數(shù)據(jù)屏蔽和一個新的終止計劃，根據(jù)JEDEC的固態(tài)技術(shù)協(xié)會，標(biāo)準(zhǔn)開發(fā)商制定的標(biāo)準(zhǔn)。

        DDR4標(biāo)準(zhǔn)預(yù)計將在2012年中期出版，和上一代技術(shù)相比，在減少電力消耗的性能上提供了顯著進步，JEDEC（弗吉尼亞州阿靈頓）于周一（8月22日）說。 DDR4標(biāo)準(zhǔn)出版時，將公布在JEDEC的網(wǎng)站上，該組織說。

        DDR4正在開發(fā)一系列功能的設(shè)計，使高速運轉(zhuǎn)，并在各種不同領(lǐng)域，包括服務(wù)器，筆記本電腦，臺式電腦和消費電子產(chǎn)品的廣泛適用性，JEDEC說。它的速度，電壓，和架構(gòu)都被定義目標(biāo)為簡化遷移和促進通過標(biāo)準(zhǔn)，據(jù)該機構(gòu)說。

        JEDEC說一個DDR4電壓的路線圖已經(jīng)提出，將有助于客戶遷移VDDQ的恒定為1.2V，允許在未來的電源電壓VDD減少。DDR4通過保持的I/O電壓穩(wěn)定，將有助于防止技術(shù)過時，JEDEC說。

        每個引腳的數(shù)據(jù)傳輸速率，隨著時間的推移，將從初始的1.6千兆每秒向每秒3.2千兆傳輸?shù)淖畲竽繕?biāo)轉(zhuǎn)移，JEDEC說。與DDR3超過其預(yù)期的1.6 GT/s的峰值相比，在未來DDR4提出的很有可能是更高的性能水平，JEDEC說。

        DDR4標(biāo)準(zhǔn)列入計劃的其他性能特點是偽開漏輸出接口的DQ總線，齒輪減速模式為2667 Mhz的數(shù)據(jù)傳輸速率，世行集團的架構(gòu)，內(nèi)部產(chǎn)生的VrefDQ，和改進培訓(xùn)模式，JEDEC說。

DDR4標(biāo)準(zhǔn)的其他亮點包括：

- 新的JEDEC POD12接口標(biāo)準(zhǔn)為（1.2V）DDR4。

 - 三個數(shù)據(jù)寬度的產(chǎn)品：X4，x8和x16。

 - 差分信號時鐘選通。

 - 新的中止計劃相對先前的DDR版本：在DDR4上，DQ總線轉(zhuǎn)移終止到VDDQ，這樣即使VDD電壓是隨著時間的推移降低也能保持穩(wěn)定。

 - 名義和動態(tài)的ODT：改進ODT的協(xié)議和一個寄存模式考慮到可以讓標(biāo)稱終端和動態(tài)寫入終止，而無需驅(qū)動的ODT引腳。

 - 脈沖時間8和突發(fā)長度4。

 - 數(shù)據(jù)屏蔽。

- DBI：幫助降低功耗，提高了數(shù)據(jù)信號的完整性，此功能通知是否真實或倒置的數(shù)據(jù)應(yīng)存儲的DRAM。

 - 新的CRC數(shù)據(jù)總線：啟用錯誤檢測數(shù)據(jù)傳輸能力 - 尤其是有利于寫操作期間，在非ECC內(nèi)存應(yīng)用。

 - 新的CA校驗命令/地址總線：核實鏈接的命令和地址傳輸?shù)耐暾?，所有的操作提供一個低成本的方法。

 - 支持DLL關(guān)閉模式。

        JEDEC表示，它計劃舉辦一個關(guān)于DDR4新標(biāo)準(zhǔn)的技術(shù)研討會。宣布與出版更多的信息和細(xì)節(jié)將一致。

        “大量的內(nèi)存設(shè)備，系統(tǒng)，組件和模塊生產(chǎn)商正在合作來完成的DDR4標(biāo)準(zhǔn)，這將使下一代系統(tǒng)完成更大的性能與較低的功耗”JEDEC的JC-42.3DRAM存儲器小組委員會主席，Joe Macri在一份聲明中說。