SI仿真封裝模型與提取關注項

模型提取的準確性以及在不同場合的正確使用一直是SI仿真工作中的“應用核心”，因為它最能闡釋什么是“Rubbish in，Rubbish out”。

為什么說模型是仿真的核心？

很久、很久以前，也就是【菊廠】剛成立Si部門之時，SI團隊的某某問了IBM幾個仿真問題，最后以國人的“客氣”傳統(tǒng)問了下對方需收多少費時“￥#%@￥#%OOXX……”，幾個問題最后付了2萬多美金（這是20多年前），我當時的直覺得就是“模型很值錢，知識很值錢”。

當習慣了SI仿真流程的越來越白癡化后，拿來就用成了理所當然的習慣。平時拿到一個SI仿真模型后，你是否曾想過：模型里的數(shù)據(jù)是怎么來的？你是否認真分析過里面的數(shù)據(jù)？

一般SI工程師拿到一個IBIS模型時，首選會使用IBIS Check類的軟件看下是否有Error，對待出現(xiàn)的Warning很多人則直接選擇了無視，我們實際做項目時還是應該把每個Warning的內容過一遍，但一些Warning的確認需要封裝內部的知識支撐。

器件仿真模型主要由芯片封裝+Buffer這2部分構成（當然，隨著仿真的復雜化，后面會加入更多的其它內容），對Buffer的數(shù)據(jù)部分應保持它的原始性而不應進行手工的修改（每每想起以前有人把Buffer的數(shù)據(jù)修改以便使輸出波形得到優(yōu)化的手法就感到汗顏?。?。

國內由于各方面的原因，芯片行業(yè)只有極少幾家技術還不錯，大環(huán)境一直沒真正好起來，沒有好實體企業(yè)支撐，廣大工程屌絲相應就會缺少鍛煉與成長的機會，就封裝而言，很多人對封裝的內部結構不了解，因而對封裝模型文件中的數(shù)據(jù)分析起來就會感到吃力甚至糊里糊涂，以下的這些點在提取芯片封裝模型時應要注意。

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封裝的結構

封裝設計選型時一般都會盡量選用已有的封裝模型，除非特別的需求會做一些局部的改動及優(yōu)化，常見的裝細分形式很多，如下圖。但主體是WB與FC加工方式再結合的BGA與LEADFRAME的組合架構，隨著技術的發(fā)展而衍生出TSV、Bar Die等等。

圖2 封裝發(fā)展趨勢（基于Pin密度）

**圖片摘自《芯片SIP封裝與工程設計》

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影響模型精度的因素

封裝模型提取時，影響結果的因素很多，如：層疊與參數(shù)、地參考點選取、Wirebond外形結構、耦合精度設置等，這些在實際的提取時一般會作折衷的處理，模型提取不是越復雜就越好，需要有一個綜合的考慮。

一般封裝模型提取的流程如下（不同軟件會有一定的差別），主要步驟設置有：層疊、Wirebond/Bump、焊盤及虛擬平面等，最后選上要提取的網(wǎng)絡運行即可，如下圖。過程非常簡單，《芯片SIP封裝與工程設計》書中已描述得太詳細，在這里不作展開。

圖3 封裝模型提取流程

流程雖然簡單，但是在設置如：Wirebond、材料的介電常數(shù)、參考地平面的選取等方面需要一定的工程經(jīng)驗，而不是隨便填寫一些不真實的數(shù)據(jù)，這些數(shù)據(jù)的選取及設置與項目經(jīng)驗有較大的關系，最佳的方式就是測試的回歸驗證。

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模型仿真結果分析

IBIS封裝的電性參數(shù)有多種形式的網(wǎng)表輸出，不同形式在不同工程應用場合會表現(xiàn)非常的高效，如：耦合的Pi型與T型網(wǎng)表、單線自身的RLC參數(shù)等等、如下圖。

圖5 仿真結果輸出形式

通過立體的輸出結果則更便于檢查，如下圖互容與自容值的立體比較。

仿真輸出的結果中，不同信號間的互容矩陣中的Spice矩陣與Maxwell矩陣需要特別注意，Maxwell認為是數(shù)學上的模型，而Spice通常認為是物理意義上的模型更易于理解，它們間的對應關如下式，因而拿到一個模型時如要引用它的自容與自感，需要弄清楚它屬于哪類自容。

圖7 Maxwell與SPICE電容矩陣關系

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總結

對于SI仿真工作，不能簡單按軟件流程提取結果，更應花時間在模型的研究與提取上，從而使仿真的精度更有保障，隨著芯片信號工作頻率的提高，很多情況下只使用簡單的RLC三個值的封裝參數(shù)就會表現(xiàn)得捉襟見肘，使用PKG或S參數(shù)等帶耦合性的模型可以使精度更高，當然如能獲取封裝設計文件自行提取則最為理想了。