導(dǎo)致PCB中信號完整性問題的9個因素

避免PCB中的信號完整性問題對于設(shè)計者來說是一項極其復(fù)雜的任務(wù)。它需要一個了解信號完整性設(shè)計規(guī)則和技術(shù)。隨著更快的邏輯系列的引入，設(shè)計者已經(jīng)意識到簡單的PCB布局不能滿足信號完整性的要求。

高速設(shè)計帶有特殊的信號完整性問題，如果處理不當(dāng)，會讓你頭疼。工程師總是被建議考慮某些最好的PCB設(shè)計服務(wù)在早期設(shè)計周期中最小化信號完整性問題，從而避免昂貴的設(shè)計迭代。

隨著我們的繼續(xù)，我們將提供更多關(guān)于以下主題的見解：

• 什么是PCB中的信號完整性？

• 需要PCB中的信號完整性

• 導(dǎo)致PCB中信號完整性問題的9個因素

信號完整性（SI）表示信號無失真?zhèn)鞑サ哪芰?。信號完整性就是通過傳輸線的信號質(zhì)量。當(dāng)信號從驅(qū)動器傳輸?shù)浇邮掌鲿r，它給出了信號衰減量的測量值。這個問題在較低的頻率下不是主要的問題，但是當(dāng)PCB以更高的速度和高頻（>50MHz）工作時，這是一個需要考慮的重要因素。在高頻區(qū)，信號的數(shù)字和模擬方面都需要考慮。

傳輸介質(zhì)對信號完整性的影響。

當(dāng)一個信號從驅(qū)動器傳播到接收器時，它不會保持不變，不管最初發(fā)送的是什么，都會收到不同程度的失真。這種信號失真是由阻抗失配、反射、振鈴、串?dāng)_、抖動和地面彈跳. 設(shè)計者的首要目標(biāo)應(yīng)該是最小化這些因素，這樣原始信號就可以以最小的失真到達(dá)目的地。此外，還需要特別注意保持信號質(zhì)量并控制其在電子電路中的不良影響。閱讀我們的帖子基于Altium的可控阻抗路由選擇 .

當(dāng)我們在PCB中出現(xiàn)信號完整性問題時，它可能無法按預(yù)期工作?？赡馨梢圆豢煽康姆绞焦ぷ鳌袝r有效，有時無效。它可能在原型階段，但往往無法批量生產(chǎn)；在實驗室里可能有用，但不行現(xiàn)場可靠；它在舊的生產(chǎn)批次中工作，但在新的生產(chǎn)批次中失敗，等等。在以下情況下，信號被稱為失去完整性：

• 它會變形，也就是說，它的形狀改變了想要的形狀

• 不必要的電噪聲疊加在信號上，使信號降低信噪比

• 它為板上的其他信號和電路產(chǎn)生不必要的噪聲

在以下情況下，稱PCB具有必要的信號完整性：

• 它內(nèi)部的所有信號都能無失真地傳播

• 它的設(shè)備和互連不易受到外來電的影響附近其他電氣產(chǎn)品的噪聲和電磁干擾（EMI）符合或優(yōu)于監(jiān)管標(biāo)準(zhǔn)

• 它不會在其他電路/電纜中產(chǎn)生、引入或輻射EMI/符合或優(yōu)于監(jiān)管標(biāo)準(zhǔn)的與其相關(guān)或附近的產(chǎn)品

也許PCB中信號完整性問題的最重要原因是信號上升時間更快。當(dāng)電路和設(shè)備在低至中等頻率下工作時，由于PCB設(shè)計而導(dǎo)致的信號完整性問題很少是一個問題。然而，當(dāng)我們在高頻（射頻和更高）頻率下工作，信號上升時間更短，PCB設(shè)計導(dǎo)致的信號完整性成為一個非常大的問題。

減少上升時間對信號完整性至關(guān)重要。

導(dǎo)致PCB中信號完整性下降的因素：

一般來說，快速的信號上升時間和高信號頻率會增加信號誠信問題。出于分析目的，我們可以將各種信號完整性問題分為以下幾類：

網(wǎng)絡(luò)上的信號質(zhì)量取決于信號軌跡及其返回路徑的特性。在線路上運(yùn)行時，如果信號遇到線路阻抗的變化或不均勻，它將遭受反射，從而導(dǎo)致振鈴和信號失真。

此外，信號上升時間越快，由不受控制的線路阻抗變化引起的信號失真就越大。我們可以通過減少或消除線路阻抗的變化，將反射引起的信號失真降至最低：

• 確保信號線及其返回路徑作為具有統(tǒng)一受控阻抗的均勻傳輸線。

• 具有信號返回路徑的，作為均勻平面放置在靠近信號層的地方。

• 確保受控阻抗信號線看到匹配的源阻抗和接收器阻抗-與信號線的特性阻抗相同。這可能需要在源端和接收端添加適當(dāng)?shù)亩私与娮杵鳌?/span>

阻抗不連續(xù)會導(dǎo)致振鈴和信號失真。

如前所述，如果信號在傳輸過程中遇到阻抗的不連續(xù)性，它將遭受反射，從而導(dǎo)致振鈴和信號失真。遇到以下情況之一時，線路阻抗會出現(xiàn)不連續(xù)：

• 當(dāng)信號在其路徑中遇到過孔時。

• 當(dāng)一個信號分支成兩條或兩條以上的線路時。

• 當(dāng)信號返回路徑平面遇到不連續(xù)性時，例如當(dāng)線頭連接到信號線時，平面中出現(xiàn)分裂。

• 當(dāng)線頭連接到信號線時。

• 當(dāng)信號線從源端開始時。

• 當(dāng)信號線在接收端終止時。

• 當(dāng)信號和回路連接到連接器引腳時。

而且，信號上升時間越快，阻抗不連續(xù)引起的信號失真就越大。我們可以將由于線路阻抗不連續(xù)簽署人：

• 通過使用更小的微孔和HDI-PCB技術(shù)，最大限度地減少過孔和過孔存根引起的不連續(xù)性的影響。

• 減少跟蹤存根長度

• 當(dāng)一個信號在多個地方使用時，以菊花鏈方式而不是多分支方式路由跟蹤。

• 源端和接收端的適當(dāng)端接電阻器。

• 使用差分信號和緊密耦合的差分對，它們本質(zhì)上對信號返回路徑平面的不連續(xù)性更具免疫力。

• 確保在出現(xiàn)不連續(xù)性的連接器處，信號線盡可能短，信號返回路徑盡可能寬。

信號在PCB上從源到接收器的傳輸時間是有限的。信號延遲與信號線長度成正比，與特定PCB層上的信號速度成反比。如果數(shù)據(jù)信號和時鐘信號不匹配整體延遲，它們將在不同的時間到達(dá)接收機(jī)進(jìn)行檢測，這將導(dǎo)致信號失真；過大的偏差會導(dǎo)致信號采樣誤差。隨著信號速度的提高，采樣率也越來越高，允許的偏差也越來越小，從而導(dǎo)致更大的偏差傾向。

提示：一組信號線中的傾斜可以通過信號延遲匹配（主要是跡線長度匹配）來最小化。

信號在PCB線路上傳播時，由于導(dǎo)電痕跡電阻（由于趨膚效應(yīng)，在更高頻率下增加）和介質(zhì)材料損耗因子Df，信號會受到衰減。這兩種損耗都會隨著頻率的增加而增加，因此信號的高頻分量將比低頻分量受到更大的衰減；這會導(dǎo)致信號帶寬的減少，然后由于信號上升時間的增加而導(dǎo)致信號失真；信號上升時間過長會導(dǎo)致數(shù)據(jù)檢測錯誤。

提示：當(dāng)信號衰減是一個重要的考慮因素時，必須選擇合適的低損耗高速材料，并適當(dāng)控制跡線的幾何形狀，以盡量減少信號損失。

相鄰PCB信號線的串?dāng)_。

信號線或返回路徑平面上的快速電壓或電流轉(zhuǎn)換可能耦合到相鄰信號線上，從而在相鄰信號線上產(chǎn)生稱為串?dāng)_和開關(guān)噪聲的不必要信號。這種耦合是由于跡線之間的互電容和互感而產(chǎn)生的。這種電容和電感的相互耦合可以通過增加跡線之間的空間來減少。根據(jù)經(jīng)驗法則，空間應(yīng)該是跡線寬度（3W）的三倍。和往常一樣，更快的上升時間信號會產(chǎn)生更多的串?dāng)_和開關(guān)噪聲。

串?dāng)_和開關(guān)噪聲可通過以下方式降低：

• 增加相鄰信號道之間的間隔。

• 使信號返回路徑盡可能寬，并且像均勻的平面一樣均勻，并且避免分裂返回路徑。

• 使用低介電常數(shù)的PCB材料。

• 使用差分信號和緊密耦合的差分對，它們天生就更容易受到串?dāng)_。

電源和接地軌道或路徑或平面的阻抗非常低，但有限的非零阻抗。當(dāng)輸出信號和內(nèi)部門開關(guān)狀態(tài)時，通過電源和接地軌道/路徑/平面的電流發(fā)生變化，導(dǎo)致電源和接地路徑中的電壓下降。這將降低設(shè)備電源和接地引腳之間的電壓。這種情況的頻率越高，信號轉(zhuǎn)換時間越快，同時切換狀態(tài)的線路數(shù)量越多，電源和接地軌之間的電壓降低就越大。這將減少信號的噪聲裕度，如果過大，將導(dǎo)致設(shè)備故障。

為了減少這些影響配電網(wǎng)必須設(shè)計成使電力系統(tǒng)的阻抗最小化：

• 電源和接地平面應(yīng)盡可能靠近并靠近PCB表面。這將通過感應(yīng)降低。

• 多個低電感去耦電容器應(yīng)跨電源和接地軌使用，并應(yīng)盡可能靠近設(shè)備電源和接地引腳。

• 使用帶有短引線的設(shè)備包。

• 在電源和接地上使用薄的高電容性磁芯，可大大增加電容并降低電源和接地軌之間的阻抗。閱讀如何降低PCB版圖中的寄生電容 .

EMI/EMC隨頻率和信號上升時間的加快而增加。對于單端信號電流，輻射遠(yuǎn)場強(qiáng)度隨頻率線性增加，與差分信號電流成平方關(guān)系。閱讀EMI和EMC的PCB設(shè)計指南詳細(xì)的解釋

提示：EMI也可以通過減小電流回路面積來降低。

via stub是不用于信號傳輸?shù)倪^孔部分。過孔短截線充當(dāng)具有特定諧振頻率的諧振電路，在該頻率下它可以在其中存儲最大能量。如果信號在該頻率處或附近具有顯著分量，則該信號分量將由于通孔短截線在其諧振頻率處的能量需求而嚴(yán)重衰減。在下面描述的示例中，通孔的部分A用于從外層上的導(dǎo)體C1到內(nèi)層上的導(dǎo)體Cn 的信號傳播。但通孔的B部分是無關(guān)緊要的——因此，是via stub。在此處了解有關(guān)via stub及其對信號衰減和數(shù)據(jù)傳輸速率的影響的更多信息。

Via stub負(fù)責(zé)PCB中的重信號衰減。

長的短截線可能充當(dāng)天線，從而增加符合EMC標(biāo)準(zhǔn)的問題。存根跟蹤還可以產(chǎn)生對信號完整性產(chǎn)生負(fù)面影響的反射。上拉或下拉電阻器高速信號很常見樹樁的來源。如果需要這樣的電阻，則以菊花鏈的形式發(fā)送信號。

通過實現(xiàn)菊花鏈路由避免存根跟蹤。

由于電流過大，電路的接地參考電平從原來的水平偏移。這是由于接地電阻和互連電阻（如連接線和跡線）造成的。因此，地面不同點的接地電壓水平將不同。這被稱為接地反彈，因為接地電壓將隨電流變化。

減少地面反彈的技術(shù)：

• 實施退耦電容接地

• 包括串聯(lián)的限流電阻器。

• 將去耦電容器靠近引腳。

• 正確接地

信號的上升時間是 SI 問題中的一個關(guān)鍵參數(shù)。為了獲得所需的信號完整性水平，我們應(yīng)該關(guān)注阻抗控制、衰減、地彈、傳播延遲和 EMI/EMC。在 PCB 的設(shè)計階段應(yīng)采取信號完整性措施，因為我們不能時不時地提出新設(shè)計。最好事先處理它，而不是讓它實時破壞設(shè)備的性能。查看有關(guān)如何實現(xiàn)穩(wěn)健的 PCB 設(shè)計工作流程以實現(xiàn)信號完整性的帖子？收集有關(guān) PCB 設(shè)計信號完整性的更多信息。