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基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真

基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真,　　針對目前國內(nèi)SDH系統(tǒng)中還沒有一個(gè)專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計(jì)的
關(guān)鍵字：設(shè)計(jì) FPGA 仿真系統(tǒng) SDH VHDL 復(fù)用器基于

基于FPGA和VHDL語言的多按鍵狀態(tài)識別系統(tǒng)

基于FPGA和VHDL語言的多按鍵狀態(tài)識別系統(tǒng),　這里提出一種利用FPGA的I/0端口數(shù)多和可編程的特點(diǎn)，采用VHDL語言的多按鍵狀態(tài)識別系統(tǒng)，實(shí)現(xiàn)識別60個(gè)按鍵自由操作，并簡化MCU的控制信號?！　? 系統(tǒng)設(shè)計(jì)方案　　FPGA是一種可編程邏輯器件，它具有良好性能、極高
關(guān)鍵字：狀態(tài) 識別系統(tǒng) 按鍵語言 FPGA VHDL 基于

SDH中E1接口數(shù)字分接復(fù)用器的VHDL設(shè)計(jì)及FPGA實(shí)現(xiàn)

摘要：介紹了SDH系統(tǒng)中的接口電路――數(shù)字分接復(fù)用器的VHDL設(shè)計(jì)及FPGA實(shí)現(xiàn)。該分接復(fù)用器電路用純數(shù)字同步方式實(shí)現(xiàn)，可完成SDH系統(tǒng)接口電路中7路（可擴(kuò)展為N路）E1數(shù)據(jù)流的分接和復(fù)用。該設(shè)計(jì)顯示了用高級硬件描述語
關(guān)鍵字： FPGA VHDL SDH 接口

用VHDL實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案

VHDL是隨著可編輯邏輯器件（PLD）的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC（超高速集...
關(guān)鍵字： PLD VHDL 機(jī)頂盒信源

使用用CPLD和Flash實(shí)現(xiàn)FPGA的配置

電子設(shè)計(jì)自動化EDA(ElectronicDesignAutomation)是指以計(jì)算機(jī)為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描...
關(guān)鍵字： CPLD FPGA Flash RAM EDA VHDL

VHDL語言實(shí)現(xiàn)的幀同步算法

數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識別，其中接收端的幀同步識別電路的結(jié)構(gòu)對同步性能的影響是主要的。

1 工作原理

實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī)
關(guān)鍵字：算法同步實(shí)現(xiàn) 語言 VHDL

基于VHDL的線性分組碼編譯碼器的研究設(shè)計(jì)

在通信系統(tǒng)中，由于信道存在大量的噪聲和干擾，使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異，出現(xiàn)誤碼。在...
關(guān)鍵字： VHDL 編譯碼器線性分組碼

基于VHDL語言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)

0引言傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿足需要。本設(shè)計(jì)采用可編程芯片...
關(guān)鍵字： FPGA VHDL 定時(shí)器 EP1C6Q240C8

基于VHDL的線性分組碼編譯碼器設(shè)計(jì)

數(shù)字信號在傳輸過程中受到干擾的影響，降低了其傳輸?shù)目煽啃裕€性分組碼作為一種常用的信道編碼，在通信傳輸系統(tǒng)中應(yīng)用廣泛。在對線性分組碼的編譯碼規(guī)則研究基礎(chǔ)上，討論了生成矩陣、監(jiān)督矩陣與錯(cuò)誤圖樣集之間的關(guān)系，在Max+PlusⅡ開發(fā)環(huán)境中，用VHDL語言設(shè)計(jì)線性分組碼編譯碼器，對其各項(xiàng)設(shè)計(jì)功能進(jìn)行了仿真和驗(yàn)證。結(jié)果表明，該設(shè)計(jì)正確，其功能符合線性分組碼編譯碼器的要求。
關(guān)鍵字： VHDL 線性分組碼編譯碼器

采用EP1C6Q240C8和VHDL的定時(shí)器的設(shè)計(jì)

本設(shè)計(jì)采用可編程芯片和VHDL語言進(jìn)行軟硬件設(shè)計(jì)，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz，因而計(jì)時(shí)精度很高。本設(shè)計(jì)采用逐位設(shè)定預(yù)置時(shí)間，其最長時(shí)間設(shè)定可長達(dá)99小
關(guān)鍵字： 240C Q240 VHDL 240

基于VHDL語言的交通燈控制器設(shè)計(jì)及仿真結(jié)果

應(yīng)用VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)，大部分設(shè)計(jì)工作可在計(jì)算機(jī)上完成，從而縮短系統(tǒng)開發(fā)時(shí)間，提高工作效率。下面介紹...
關(guān)鍵字： VHDL 交通燈控制器

用EDA設(shè)計(jì)全數(shù)字三相昌閘管觸發(fā)器IP軟核

IP(IntellectualPropcrty)就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC...
關(guān)鍵字： IP核晶閘管 EDA VHDL

VHDL設(shè)計(jì)的串口通信程序

VHDL設(shè)計(jì)的串口通信程序,本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在
PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。
程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無奇偶校驗(yàn)位）的串口控
制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位
關(guān)鍵字：程序通信串口設(shè)計(jì) VHDL

一種基于Petri網(wǎng)的并行控制器的VHDL實(shí)現(xiàn)

摘要：Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具，本文使用硬件描述語言VHDL實(shí)現(xiàn)了基于Petri網(wǎng)的并行控制器...
關(guān)鍵字： VHDL FPGA Petri 并行控制器

基于VHDL的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)

傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿足需要。本設(shè)計(jì)采用可編程芯片和VHDL語言進(jìn)行軟硬件設(shè)計(jì)，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz，因而計(jì)時(shí)精度很高。本設(shè)計(jì)采用逐位設(shè)定預(yù)置時(shí)間，其最長時(shí)間設(shè)定可長達(dá)99小時(shí)59分59秒。完全可以滿足用戶的需要，使用也更為方便。
關(guān)鍵字： VHDL 定時(shí)器

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vhdl-ams介紹

　　即IEEE 1076.1標(biāo)準(zhǔn)。　　VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細(xì) ]