用EDA設(shè)計(jì)全數(shù)字三相昌閘管觸發(fā)器IP軟核

　　IP(Intellectual Propcrty)就是常說的知識(shí)產(chǎn)權(quán)。美國(guó)Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC、ASSP和PLD等當(dāng)中，并且是預(yù)先設(shè)計(jì)好的電路模塊。IP核模塊有行為(Behavior)、結(jié)構(gòu)(Structure)和物理(Physical)_三級(jí)不同程度的設(shè)計(jì)。根據(jù)描述功能行為的不同，IP核分為三類。即軟核(Soft IP Corc)、完成結(jié)構(gòu)描述的固核(Firm IP Core)和基于物理描述并經(jīng)過工藝驗(yàn)證的硬核(Hard IP Core)。IP軟核通常是用HDL文奉形式提交給用戶，它經(jīng)過RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性；借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。本文利用先進(jìn)的EDA軟件，用VHDL硬件描述語言采用自頂向下的模塊化設(shè)計(jì)方法，完成了具有相序自適應(yīng)功能的雙脈沖數(shù)字移相觸發(fā)器的IP軟核設(shè)計(jì)。

　　1 三相全控橋整流電路

　　如圖1所示，三相全控橋整流電路由6只晶閘管組成。共陰極組側(cè)和共陽級(jí)組側(cè)的各3只晶閘管相互換流，在電源的一個(gè)周期內(nèi)獲得6次換流的脈動(dòng)波形。三相全控橋整流電路在任何時(shí)刻必須保證有兩個(gè)不同組別的晶閘管同時(shí)導(dǎo)通才能構(gòu)成回路。換流只在本組內(nèi)進(jìn)行，每隔120°換流一次。由于共陰級(jí)組與共陽級(jí)組的換流點(diǎn)相隔60°，所以每隔60°有一個(gè)元件換流。同組內(nèi)各晶閘管的觸發(fā)脈沖相位差為120°，接在同一相的兩個(gè)元件的觸發(fā)脈沖相位差為180°，而相鄰兩脈沖的相位差是60°。

　　2 IP軟核設(shè)計(jì)

　　2.1 觸發(fā)脈沖輸出設(shè)計(jì)思路

　　本設(shè)計(jì)的觸發(fā)脈沖移相是以三相的自然換相點(diǎn)為基準(zhǔn)的，三相電源U、V、W輸入經(jīng)過兩兩相減并整流以后得到周期為20 ms、相位差為120°的三路方波A、B、C(如圖2所示)，作為頂層模塊的同步輸入。分析觸發(fā)脈沖可以發(fā)現(xiàn)，不管移相觸發(fā)角為多少，以A相的過零點(diǎn)作為同步點(diǎn)，則從同步點(diǎn)開始的一個(gè)周期360°內(nèi)，必然產(chǎn)生6次輸出脈沖。本設(shè)計(jì)采用雙窄脈沖，每次有兩路輸出。6個(gè)晶閘管的觸發(fā)分別由A、B、C的正、負(fù)電平周期內(nèi)進(jìn)行延時(shí)。例如：A的正電平周期內(nèi)，以A的上升沿為起始點(diǎn)，經(jīng)過由移相角決定的延時(shí)后，發(fā)出VTl的觸發(fā)脈沖；在雙窄脈沖應(yīng)用中，同時(shí)發(fā)出VT6的觸發(fā)脈沖。觸發(fā)脈沖時(shí)序圖如圖3昕示。

　　可以實(shí)現(xiàn)從自然換相點(diǎn)開始0°～180°的延時(shí)，設(shè)計(jì)思路簡(jiǎn)單直觀，而通常設(shè)計(jì)則須區(qū)分不同的移相范圍。在外部輸入6MHz的時(shí)鐘時(shí)，可以實(shí)現(xiàn)精度為O．003°的移相，同時(shí)還可實(shí)現(xiàn)相序自適應(yīng)。