vhdl-ams 文章進(jìn)入vhdl-ams技術(shù)社區(qū)

VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用

在此將VHDL語言設(shè)計(jì)的計(jì)數(shù)器應(yīng)用于脈搏測量，精確的計(jì)量出脈搏跳動，并通過數(shù)碼管直觀地表示出來。顯示出VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)與醫(yī)學(xué)的緊密聯(lián)系及其在醫(yī)療實(shí)踐中的巨大應(yīng)用前景。實(shí)踐證明，將EDA技術(shù)與醫(yī)學(xué)相結(jié)合，不僅能促進(jìn)EDA技術(shù)的深入發(fā)展，而且能夠極大地推動醫(yī)學(xué)的進(jìn)步。
關(guān)鍵字：醫(yī)學(xué) 應(yīng)用技術(shù) EDA 語言核心 VHDL

利用VHDL語言進(jìn)行可變速彩燈控制器的設(shè)計(jì)

0引言硬件描述語言(HDL)是相對于一般的計(jì)算機(jī)軟件語言如C，Pascal而言的。HDL是用于設(shè)計(jì)硬件電子系...
關(guān)鍵字： VHDL FPGA CPLD 可變速彩燈控制器

基于VHDL的可變速彩燈控制器的設(shè)計(jì)

介紹一種基于VHDL的可變速彩燈控制器的設(shè)計(jì)方案，該系統(tǒng)無需外加輸入信號，只需一個(gè)時(shí)鐘信號就能實(shí)現(xiàn)以4種不同速度循環(huán)演示8種花型。該系統(tǒng)較以前的傳統(tǒng)設(shè)計(jì)具有硬件電路簡單、體積小、功耗低、可靠性高等特點(diǎn)。特別是可以在不修改硬件電路的基礎(chǔ)上，僅通過更改軟件就能實(shí)現(xiàn)任意修改花型的編程控制方案，而且設(shè)計(jì)非常方便，設(shè)計(jì)的電路保密性強(qiáng)。
關(guān)鍵字：控制器設(shè)計(jì) 彩燈變速 VHDL 基于

基于VHDL/CPLD的I2C串行總線控制器設(shè)計(jì)及實(shí)現(xiàn)

分析了I2C串行總線的數(shù)據(jù)傳輸機(jī)制，用VHDL設(shè)計(jì)了串行總線控制電路，其中包括微處理器接口電路和I2C總線接口電路。采用ModelSim Plus 6.0 SE軟件進(jìn)行了前仿真和調(diào)試,并在Xilinx ISE 7.1i開發(fā)環(huán)境下進(jìn)行了綜合、后仿真和CPLD器件下載測試。結(jié)果表明實(shí)現(xiàn)了I2C串行總線協(xié)議的要求。
關(guān)鍵字：控制器設(shè)計(jì) 實(shí)現(xiàn) 總線串行 VHDL/CPLD I2C 基于

采用VHDL設(shè)計(jì)的全數(shù)字鎖相環(huán)電路設(shè)計(jì)

摘要:敘述了全數(shù)字鎖相環(huán)的工作原理,提出了應(yīng)用VHDL 技術(shù)設(shè)計(jì)全數(shù)字鎖相環(huán)的方法,并用復(fù)雜可編程邏輯器件CPLD 予以實(shí)現(xiàn),給出了系統(tǒng)主要模塊的設(shè)計(jì)過程和仿真結(jié)果。0 　引言全數(shù)字鎖相環(huán)(DPLL) 由于避免了模擬鎖相環(huán)存
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VHDL設(shè)計(jì)的微型打印機(jī)控制器技術(shù)

1 引言　　VHDL是一種面向設(shè)計(jì)、多層次的數(shù)字系統(tǒng)設(shè)計(jì)的標(biāo)準(zhǔn)化硬件描述語言，VHDL不需依賴馮?諾伊曼結(jié)構(gòu)，可實(shí)現(xiàn)時(shí)序和真正并行設(shè)計(jì)，從而開辟一種全新的數(shù)字系統(tǒng)的設(shè)計(jì)途徑。使用VHDL語言更便于建立層次結(jié)構(gòu)和元件
關(guān)鍵字：控制器技術(shù) 打印機(jī) 微型設(shè)計(jì) VHDL

基于VHDL的TP UP-SF微型打印機(jī)控制器設(shè)計(jì)

1引言VHDL是一種面向設(shè)計(jì)、多層次的數(shù)字系統(tǒng)設(shè)計(jì)的標(biāo)準(zhǔn)化硬件描述語言，VHDL不需依賴馮·諾伊曼結(jié)...
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VHDL設(shè)計(jì)中信號與變量問題的研究

VHDL設(shè)計(jì)中信號與變量問題的研究,　　在VHDL程序設(shè)計(jì)中，可以充分利用信號或變量的系統(tǒng)默認(rèn)值，來靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。本文從應(yīng)用的角度舉例說明了VHDL設(shè)計(jì)中信號與變量的區(qū)別，以及正確的使用方法，并介紹了為信號或變量賦予初始值的技巧?！　「攀觥?/li>
關(guān)鍵字：問題研究變量信號設(shè)計(jì) VHDL

VHDL設(shè)計(jì)中信號與變量問題的研究

在VHDL程序設(shè)計(jì)中，可以充分利用信號或變量的系統(tǒng)默認(rèn)值，來靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。本文從應(yīng)用的角度舉例說明了...
關(guān)鍵字： VHDL 設(shè)計(jì) 變量初始值

基于VHDL的圖像傳感器TCDl206的驅(qū)動設(shè)計(jì)

摘要：介紹圖像傳感器TCDl206的主要特點(diǎn)、結(jié)構(gòu)原理、引腳功能，并詳細(xì)分析其驅(qū)動時(shí)序。通過研究采用VHDL實(shí)現(xiàn)TCDl206驅(qū)動脈沖的方法及邏輯設(shè)計(jì)原理，完成了驅(qū)動脈沖的VHDL程序設(shè)計(jì)和時(shí)序仿真。仿真結(jié)果證明了該驅(qū)動電
關(guān)鍵字：驅(qū)動設(shè)計(jì) TCDl206 傳感器 VHDL 圖像基于

采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì)

采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì),VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的。它是一種面向設(shè)計(jì)、多層次的硬件描述語言，是集行為描述、RTL
關(guān)鍵字：優(yōu)化原理設(shè)計(jì) 電路語言 CPLD/FPGA VHDL 采用

基于CPLD/FPGA的VHDL語言電路優(yōu)化設(shè)計(jì)

VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言...
關(guān)鍵字： CPLD FPGA VHDL 電路優(yōu)化設(shè)計(jì)

用于諧波檢測中的數(shù)字低通濾波器的MATLAB設(shè)計(jì)

關(guān)鍵字：有源電力濾波器諧波檢測數(shù)字低通濾波器 fpga vhdl

基于TLV1562的四通道高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)

關(guān)鍵字： TLV1562 VHDL 數(shù)據(jù)采集

基于VHDL語言的按鍵消抖電路設(shè)計(jì)及仿真

按鍵開關(guān)是電子設(shè)備實(shí)現(xiàn)人機(jī)對話的重要器件之一。由于大部分按鍵是機(jī)械觸點(diǎn)，在觸點(diǎn)閉合和斷開時(shí)都會產(chǎn)生抖動。為避免抖動引起誤動作造成系統(tǒng)的不穩(wěn)定，就要求消除按鍵的抖動，確保按鍵每按一次只做一次響應(yīng)。
關(guān)鍵字：電路設(shè)計(jì) 仿真按鍵語言 VHDL 基于

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vhdl-ams介紹

　　即IEEE 1076.1標(biāo)準(zhǔn)。　　VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細(xì) ]