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EEPW首頁 >> 主題列表 >> fpga-spartan

基于FPGA的CMI編碼系統(tǒng)設計

  • 摘要：提出了一種基于FPGA并利用Verilog HDL實現(xiàn)的CMI編碼設計方法。研究了CMI碼型的編碼特點，提出了利用Altera公司CycloneⅡ系列EP2C5Q型號FPGA完成CMI編碼功能的方案。在系統(tǒng)程序設計中，首先產(chǎn)生m序列，然后程序
  • 關鍵字： FPGA  CMI  編碼  系統(tǒng)設計    

FPGA實現(xiàn)時分多址的一種改進型方法

  • 摘要：利用FPGA實現(xiàn)時分多址的方法有很多種，但大多數(shù)方法都對FPGA芯片資源的占用非常巨大。針對這一問題，提出一種改進型方法來實現(xiàn)時分多址。通過使用FPGA芯片內部的雙口隨機訪問存儲器(雙口RAM)，利用同一塊RAM采
  • 關鍵字： FPGA  時分  多址  改進型    

基于FPGA的數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn)

  • 摘要：基于FPGA和USB2．0的技術方案，設計了一種高速化和集成化的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)是以Altera公司的FPGA芯片EP2C5T144為主控芯片，以Cypress公司的EZ-USB FX2芯片為傳輸手段設計實現(xiàn)的。首先詳細介紹了整體系統(tǒng)的
  • 關鍵字： FPGA  數(shù)據(jù)采集系統(tǒng)    

基于FPGA+DSP的雷達高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)

  • 摘要：激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A/D轉換器與數(shù)字信號處理器直接連接會導致數(shù)據(jù)傳輸不
  • 關鍵字： FPGA  DSP  雷達  高速數(shù)據(jù)    

數(shù)字基帶傳輸系統(tǒng)的FPGA設計與實現(xiàn)

  • 摘要：為了提高系統(tǒng)的集成度和可靠性，降低功耗和成本，增強系統(tǒng)的靈活性，提出一種采用非常高速積體電路的硬件描述語言(VHDL語言)來設計數(shù)字基帶傳輸系統(tǒng)的方法。詳細闡述數(shù)字基帶傳輸系統(tǒng)中信號碼型的設計原則，數(shù)
  • 關鍵字： FPGA  數(shù)字基帶  傳輸系統(tǒng)    

Altera有望2012年成FPGA龍頭

  • 　　市場分析師預測，全球營收排名第二大的可程序化邏輯組件供貨商Altera，有機會在2012年初取代該市場龍頭Xilinx躍上第一大供貨商位置。 　
  • 關鍵字： Altera  FPGA  

FPGA實現(xiàn)IRIG-B(DC)碼編碼和解碼的設計

  • 為達到IRIG-B碼與時間信號輸入、輸出的精確同步，采用現(xiàn)代化靶場的IRIG-B碼編碼和解碼的原理，從工程的角度出發(fā)，提出了使用現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)IRIG-B碼編碼和解碼的設計方案和體系結構，設計中會涉及到幾個不同的時鐘頻率，F(xiàn)PGA對時鐘的同步性具有靈活性、效率高、且功耗低?？垢蓴_性好的特點。結果表明，F(xiàn)PGA能夠確保為從設備提供同源的時鐘基準，使時鐘與信號的延遲控制在200 ns以內，從而得到了IRIG-B碼與時間精確同步的效果。
  • 關鍵字： IRIG-B  FPGA  DC  編碼    

基于FPGA與DSP的雷達高速數(shù)據(jù)采集系統(tǒng)

  • 激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A／D轉換器與數(shù)字信號處理器直接連接會導致數(shù)據(jù)傳輸不及時，影響系統(tǒng)可靠性、實時性。針對激光雷達回撥信號，提出基于FPGA與DSP的高速數(shù)據(jù)采集系統(tǒng)，利用FPGA內部的異步FIFO和DCM實現(xiàn)A／D轉換器與DSP的高速外部存儲接口(EMIF)之間的數(shù)據(jù)傳輸。介紹了ADC外圍電路、工作時序以及DSP的EMIF的設置參數(shù)，并對異步FIFO數(shù)據(jù)讀寫進行仿真，結合硬件結構詳細地
  • 關鍵字： FPGA  DSP  雷達  高速數(shù)據(jù)    

高精度DDFS信號源FPGA實現(xiàn)

  • 為進行高精度信號源的設計，同時降低設計成本，以Cyclone II系列低端FPGA為核心，利用直接頻率合成技術，對正弦信號等數(shù)據(jù)進行1／4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實現(xiàn)了正弦信號源的設計，同時，實現(xiàn)三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數(shù)字調制信號，系統(tǒng)還具有掃頻、指定波形次數(shù)等功能。仿真結果表明，信號源精度高，頻率調整步進可達0．034 92 Hz，頻率范圍為0．034 92 Hz～9．375 MHz，制作成本低，功能豐富。
  • 關鍵字： DDFS  FPGA  高精度  信號源    

基于FPGA的視頻格式轉換系統(tǒng)設計

  • 摘 要: 針對電視制式PAL /NTSC 信號輸出VGA 顯示格式的解決辦法，詳細講述了基于FPGA 視頻格式轉換系統(tǒng)的設計實現(xiàn)。采用Cyclone Ⅲ系列的EP3C1*84C6作為核心處理器件，實現(xiàn)了NTSC /PAL制式視頻的解碼、色空間轉換(
  • 關鍵字： 系統(tǒng)  設計  轉換  格式  FPGA  視頻  基于  

一種基于FPGA 的嵌入式塊SRAM 的設計

  • 摘　要：文章中提出了一種應用于FPGA 的嵌入式可配置雙端口的塊存儲器。該存儲器包括與其他電路的布線接口、可配置邏輯、可配置譯碼、高速讀寫電路。在編程狀態(tài)下，可對所有存儲單元進行清零，且編程后為兩端口獨
  • 關鍵字： FPGA  SRAM  嵌入式    

基于FPGA的語音存儲與回放系統(tǒng)設計

  • 1 設計要求　　設計并制作一個數(shù)字化語音存儲與回放系統(tǒng)，其示意圖如圖1所示。

    圖1 數(shù)字化語音存儲與回放系統(tǒng)示意圖　　(1)放大器1的增益為46dB，放大器2的增益為40dB，增益均可調；　　(2)帶通濾波器：通帶為30
  • 關鍵字： FPGA  語音存儲  回放  系統(tǒng)設計    

基于FPGA 與VHDL 的微型打印機的驅動設計

  • 摘 要：為了取代傳統(tǒng)利用單片機驅動微型打印機，使用Alt era 公司的FPGA 芯片EP3C25Q240C8N 設計驅動打印機的硬件控制電路，并正確控制微型打印機的工作時序。軟件使用硬件描述語言VH DL 實現(xiàn)對微型打印機的時序控
  • 關鍵字： FPGA  VHDL  微型打印機  驅動設計    

基于FPGA 的衛(wèi)星便攜站的同步數(shù)字復接器的設計

  • 在便攜式數(shù)字衛(wèi)星通信系統(tǒng)中，為了擴大傳輸容量和提高傳輸效率，滿足同時傳輸幾種業(yè)務的需求，通常采用時分復用的方法，將若干個低速數(shù)字碼流按一定格式合并成一個高速數(shù)據(jù)碼流，以便在一條信道中傳輸，使各個業(yè)務信
  • 關鍵字： FPGA  衛(wèi)星  便攜  數(shù)字復接器    

根升余弦脈沖成形濾波器FPGA實現(xiàn)

  • 摘要：提出了基于電路分割技術實現(xiàn)通信系統(tǒng)發(fā)送端根升余弦波形成形濾波器查表法的FPGA結構，節(jié)省了ROM單元，討論了其ROM初始化時形波數(shù)據(jù)的組織方法，完成了該結構的VHDL實現(xiàn)，給出了該設計在Modelsim環(huán)境下的時序仿
  • 關鍵字： FPGA  脈沖  成形濾波器    
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