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PWM 至線性信號(hào)轉(zhuǎn)換電路

本文介紹了一種將PWM 信號(hào)轉(zhuǎn)換成放大、緩沖后的線性信號(hào)的電路，適用于風(fēng)扇速度控制，允許在3.3V 輸入時(shí)提供12V 風(fēng)扇的線性控制。 Maxim 提供各種PWM 輸出的風(fēng)扇速度控制器，使風(fēng)扇速度隨著溫度的變化而改變。通過周期性地控制風(fēng)扇電源的通、斷實(shí)現(xiàn)這一控制方案，風(fēng)扇速度由PWM 信號(hào)的占空比設(shè)置。這種方案的典型應(yīng)用電路對(duì)大多數(shù)情況是可以接受的。然而，有些情況下，由于風(fēng)扇調(diào)制能夠產(chǎn)生嘈雜的噪音，需要用固定電源為風(fēng)扇供電。。如果給風(fēng)扇周期性供電產(chǎn)生較大的噪音，可以考慮采用圖1 所示電路。這種情況下
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基于MSP430 Timer_B的D/A轉(zhuǎn)換

摘　要：本文分析了利用MSP430的Timer_B在比較模式下輸出的脈寬調(diào)制(PWM)波，來(lái)實(shí)現(xiàn)D/A轉(zhuǎn)換的工作原理。介紹了利用MSP430F449的Timer_B的PWM輸出產(chǎn)生正弦波和直流電平的方法，并給出了對(duì)應(yīng)的硬件電路和C語(yǔ)言源程序。關(guān)鍵詞：MSP430F449；脈寬調(diào)制；D/A轉(zhuǎn)換 D/A Conversion Based on MSP430 Timer_B Abstract：This paper analyses the principle of utilizing the PW
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高壓PWM電源控制器MAX5003

1. MAX5003的主要特性　　MAX5003是Maxim公司新推出的電源控制器，該芯片可用于設(shè)計(jì)隔離或非隔離的高電壓反激或正激模式的DC－DC轉(zhuǎn)換器，主要特性如下：　　●內(nèi)置高壓?jiǎn)?dòng)電路，允許輸入電壓范圍為11～110V；　　●工作頻率高達(dá)300kHz，外部可選用微型磁性元件和電容器；　　●采用QSOP封裝，比SO－14封裝的同類芯片小43％；　　●設(shè)計(jì)靈活簡(jiǎn)單，可根據(jù)需要進(jìn)行設(shè)置：電流限制、最大占空比、振蕩頻率、欠壓鎖存和軟啟動(dòng)等；　　●具有外同步工作模式；　　●精密的內(nèi)部基準(zhǔn)可保證在全溫范圍內(nèi)精
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A Novel ZCS PWM Half- bridge Converter

闡述了零電流開關(guān)（ZCS）技術(shù)在半橋變換器電路中的應(yīng)用。從電路原理、各工作模態(tài)進(jìn)行了分析，并給出了實(shí)驗(yàn)結(jié)果。
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新型有源箝位軟開關(guān)PWM控制器UCC289X的原理及應(yīng)用

介紹了電流控制型芯片UCC289X的基本原理，設(shè)計(jì)出了基于該芯片的同步整流有源箝位正激變換器的實(shí)用電路。實(shí)驗(yàn)結(jié)果證明，該芯片具有較好的控制特性和穩(wěn)定性。
關(guān)鍵字： UCC289X 原理應(yīng)用控制器 PWM 有源開關(guān) 新型

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。
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PWM 應(yīng)用中的低電壓反饋

PWM 應(yīng)用中的低電壓反饋作者：德州儀器 (TI) 電源控制產(chǎn)品部 Steve Mappus 　　就低電壓高電流電源應(yīng)用而言，開關(guān)式電源門極驅(qū)動(dòng)要求特別重要。由于幾個(gè) MOSFET 器件通常并聯(lián)以滿足特定設(shè)計(jì)的高電流規(guī)范要求，因此單一集成電路控制器與驅(qū)動(dòng)器解決方案的方便性就不再是可行的選擇。MOSFET 并聯(lián)可降低漏極到源極的導(dǎo)通電阻，并減少傳導(dǎo)損耗。但是，隨著并聯(lián)器件的增多，門極充電的要求也迅速提高。由于 MOSFET 的內(nèi)部阻抗大大低于驅(qū)動(dòng)級(jí)，因此與驅(qū)動(dòng)并聯(lián)組合相關(guān)的大多數(shù)功率損耗其形式都表現(xiàn)為
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基于FPGA的毫米波多目標(biāo)信號(hào)形成技術(shù)的研究

毫米波多目標(biāo)信號(hào)發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號(hào)，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對(duì)雷達(dá)系統(tǒng)后級(jí)進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測(cè)試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是要求回波信號(hào)距離分辨率極高，常規(guī)的多目標(biāo)信號(hào)產(chǎn)生方法如使用數(shù)字延時(shí)線產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過多，電路的穩(wěn)定性及延時(shí)的精確性也會(huì)大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號(hào)的方法
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PWM 應(yīng)用中的低電壓反饋

就低電壓高電流電源應(yīng)用而言，開關(guān)式電源門極驅(qū)動(dòng)要求特別重要。由于幾個(gè) MOSFET 器件通常并聯(lián)以滿足特定設(shè)計(jì)的高電流規(guī)范要求，因此單一集成電路控制器與驅(qū)動(dòng)器解決方案的方便性就不再是可行的選擇。MOSFET 并聯(lián)可降低漏極到源極的導(dǎo)通電阻，并減少傳導(dǎo)損耗。但是，隨著并聯(lián)器件的增多，門極充電的要求也迅速提高。由于 MOSFET 的內(nèi)部阻抗大大低于驅(qū)動(dòng)級(jí)，因此與驅(qū)動(dòng)并聯(lián)組合相關(guān)的大多數(shù)功率損耗其形式都表現(xiàn)為控制器集成電路的散熱。因此，許多單片解決方案的驅(qū)動(dòng)級(jí)由于并聯(lián)組合的關(guān)系都無(wú)法有效地驅(qū)動(dòng)更高的門極充電。
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FPGA 設(shè)計(jì)的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計(jì)中FPGA的多時(shí)鐘策略

　　利用FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。　　FPGA 設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當(dāng)信號(hào)在一個(gè)觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)

　　算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個(gè)符號(hào)只不過能按整數(shù)個(gè)比特逼近信源熵的限制。對(duì)信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過程，第一個(gè)過程是建立信源概率表，第二個(gè)過程是對(duì)信源發(fā)出的符號(hào)序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對(duì)符號(hào)序列進(jìn)行掃描的過程中，可一次完成上述兩個(gè)過程，即根據(jù)恰當(dāng)?shù)母怕使烙?jì)模型和當(dāng)前符號(hào)序列中各符號(hào)出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號(hào)的概率估計(jì)值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無(wú)需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對(duì)協(xié)議的ＣＲＣ校驗(yàn)及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
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基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計(jì)方案，并對(duì)其中的低電壓差分信號(hào)（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。
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基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器設(shè)計(jì)與實(shí)現(xiàn)

介紹了應(yīng)用ＦＰＧＡ技術(shù)進(jìn)行幀同步器設(shè)計(jì)的實(shí)現(xiàn)原理、系統(tǒng)框圖及設(shè)計(jì)中需要注意的問題，給出了用ＶＨＤＬ描述的幾個(gè)模塊的源代碼。
關(guān)鍵字： FPGA 數(shù)字復(fù)接系統(tǒng) 幀同步器