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EEPW首頁 >> 主題列表 >> fpga-nios

采用Nios定制指令的嵌入式系統(tǒng)優(yōu)化設(shè)計

  • 采用Nios定制指令的嵌入式系統(tǒng)優(yōu)化設(shè)計,Altera公司的Nios軟核處理器以其低成本，設(shè)計靈活等特點，在嵌入式應(yīng)用領(lǐng)域得到廣泛的應(yīng)用。采用Nios處理器的定制指令，可以把用戶自定義的功能直接添加到Nios CPU的算術(shù)邏輯單元中，加快專項任務(wù)的執(zhí)行，以達到優(yōu)化目的。
  • 關(guān)鍵字： 系統(tǒng)  優(yōu)化  設(shè)計  嵌入式  指令  Nios  定制  采用  

數(shù)字頻率合成器的FPGA實現(xiàn)

  • 介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點，給出了用ACEX 1K系列器件EP1K10TC144－1實現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計思路、電路結(jié)構(gòu)和仿真結(jié)果。
  • 關(guān)鍵字： FPGA  數(shù)字頻率合成器    

基于MicroBlaze軟核的FPGA片上系統(tǒng)設(shè)計

  • 分析軟處理器MicroBlaze的體系結(jié)構(gòu)，給出MicroBlaze內(nèi)核在軟件無線電系統(tǒng)中的應(yīng)用，實現(xiàn)SOPC（可編程系統(tǒng)芯片）。
  • 關(guān)鍵字： MicroBlaze  FPGA  軟核  片上系統(tǒng)    

Stratix II FPGA：成功的90nm開發(fā)和推出案例研究

  • Stratix II FPGA：成功的90nm開發(fā)和推出案例研究
  • 關(guān)鍵字： Stratix  FPGA  II  90    

用FPGA實現(xiàn)1553B總線接口中的曼碼編解碼器

  • 介紹用FPGA設(shè)計實現(xiàn)MIL-STD1553B部接口中的曼徹斯特碼編解碼器。
  • 關(guān)鍵字： 1553B  FPGA  總線接口  編解碼器    

基于FPGA的高頻時鐘的分頻和分配設(shè)計

  • 介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時間基準(zhǔn)而設(shè)計的一種新型高頻時鐘扇出電路。
  • 關(guān)鍵字： FPGA  高頻時鐘  分頻  分配    

基于FPGA的新型諧波分析儀設(shè)計

  • 給出一種基于FPGA的新型諧波分析儀的設(shè)計方案。
  • 關(guān)鍵字： FPGA  諧波分析儀    

數(shù)字簽名算法SHA-1的FPGA高速實現(xiàn)

  • 常用的信息驗證碼是使用單向散列函數(shù)生成驗證碼，安全散列算法SHA-1使用在是因特網(wǎng)協(xié)議安全性(IPSec)標(biāo)準(zhǔn)中。
  • 關(guān)鍵字： FPGA  SHA  數(shù)字簽名算法  高速實現(xiàn)    

FPGA芯片APA150及其應(yīng)用

  • 文章介紹了APA150的主要特點、內(nèi)部結(jié)構(gòu)、主要性能參數(shù)，給出了APA150在通信系統(tǒng)設(shè)計中的應(yīng)用實例。
  • 關(guān)鍵字： FPGA  APA  150  芯片    

基于FPGA的快速傅立葉變換

  • 在對FFT（快速傅立葉變換）算法進行研究的基礎(chǔ)上，描述了用FPGA實現(xiàn)FFT的方法，并對其中的整體結(jié)構(gòu)、蝶形單元及性能等進行了分析。
  • 關(guān)鍵字： FPGA  傅立葉變換    

異步FIFO結(jié)構(gòu)及FPGA設(shè)計

  • 首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實現(xiàn)異步FIFO的難點問題及其解決辦法；在傳統(tǒng)設(shè)計的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對其進行綜合仿真和FPGA實現(xiàn)。
  • 關(guān)鍵字： FIFO  FPGA    

3-DES算法的FPGA高速實現(xiàn)

  • 介紹3-DES算法的概要；以Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100為例，闡述用FPGA高速實現(xiàn)3-DES算法的設(shè)計要點及關(guān)鍵部分的設(shè)計。
  • 關(guān)鍵字： FPGA  DES  算法  高速實現(xiàn)    

基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計

  • 簡要介紹了CPLD/FPGA器件的特點和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計數(shù)字邏輯電路的過程和方法。
  • 關(guān)鍵字： CPLD  FPGA  整數(shù)  分頻器    

基于FPGA的總線型LVDS通信系統(tǒng)設(shè)計

  • 本文介紹一種基于總線型LVDS的通信系統(tǒng)方案，以及利用FPGA芯片實現(xiàn)系統(tǒng)核心模塊的設(shè)計方法。
  • 關(guān)鍵字： FPGA  LVDS  總線  通信    

基于FPGA的多路模擬量、數(shù)字量采集與處理系統(tǒng)

  • 提出一種基于FPGA技術(shù)的多路模擬量、數(shù)字量采集與處理系統(tǒng)的設(shè)計方案，分析整個系統(tǒng)的結(jié)構(gòu)，并討論FPGA內(nèi)部硬件資源的劃分和軟件的設(shè)計方案等。
  • 關(guān)鍵字： FPGA  多路  模擬量  數(shù)字量采集    
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