fpga:quartusⅡ 文章 進入fpga:quartusⅡ技術(shù)社區(qū)
低功耗FPGA設計技術(shù)
- 一、前言 隨著系統(tǒng)功率預算的不斷緊縮,迫切需要新型低功率元器件。對通信基礎(chǔ)設施而言,電路板冷卻、機箱體積小型化以及系統(tǒng)可靠性在系統(tǒng)設計中都起著重要的作用。對e-應用,電池壽命、熱耗散和小體積尺寸是主要的設計難點。選用智能器件,輔以正確的設計技巧增加了符合功率預算的可能性。盡管可編程邏輯器件(PLD)有很好的性能,然而卻以犧牲功耗為代價。Actel公司的抗熔斷型FPGA提供低功耗且高性能應用的理想解決方案。本文涵蓋Actel eX系列以及SX/SX-A系列器件,詳細描述了器件的結(jié)構(gòu)特點與設計技巧。
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FPGA與CPLD的區(qū)別
- 管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點:①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。 ③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過
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一種眼科B型超聲診斷議
- 摘要:介紹一種以Winbond公司的W78E58單片機為控制核心,并采用FPGA和大容量FIFO等器件構(gòu)成的眼科B型超聲診斷儀。闡述了眼科超聲診斷儀的基本原理,使用FIFO作為數(shù)據(jù)共享RAM實現(xiàn)采樣和顯示相對獨立的模塊化設計方案以及FPGA在該設計中的具體應用。 20世紀50年代初超聲探測開始應用于醫(yī)學領(lǐng)域至今,超聲診斷技術(shù)已有了長足的進展。超聲診斷儀更是形式多樣,型號繁多。 超聲診斷儀通常按三種方法分類,它們是:①按圖像信息的獲取方法分類,由此可分為反射法超 聲診斷儀、多普勒法超聲診斷儀和透射法超
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Nios II系統(tǒng)在數(shù)字式心電診監(jiān)測設備中的應用
- (1、武漢科技學院 河北 武漢 430073;2、華中科技大學 同濟醫(yī)學院河北 武漢 430000) 1 引言心電檢測儀是醫(yī)學界運用廣泛的一種心電監(jiān)測設備,他主要由12導聯(lián)心電傳感器和心電信號處理設備兩部分組成,目前運用廣泛的數(shù)字式心電檢測儀大都是由DSP處理器外加一個單片機(MCU),通過編寫復雜的并行通訊協(xié)議來完成的,這種結(jié)構(gòu)雖然有較高的精度,但硬件設計復雜,軟件編寫煩瑣,相應的開發(fā)周期長,研制成本高。本設計采用Altera公司先進的SOPC(可編程片上系統(tǒng))解決方案--以32位Nios I
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基于FPGA的數(shù)字式心率計
- 心率計是常用的醫(yī)學檢查設備,實時準確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊;平均心率雖只能反映心率的快慢,但記錄方便,因此這兩個參數(shù)在測量時都是必要的。 測量心率有模擬和數(shù)字兩種方法。模擬方法是在給定的時間間隔內(nèi)計算R波(或脈搏波)的脈沖個數(shù),然后將脈沖計數(shù)乘以一個適當?shù)某?shù)測量心率的。這種方法的缺點是測量誤差較大、元件參數(shù)調(diào)試困難、可靠性差。數(shù)字方法是先測量相鄰R波之間的時間,
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用單片機實現(xiàn)SRAM工藝FPGA的加密應用
- 在現(xiàn)代電子系統(tǒng)設計中,由于可編程邏輯器件的卓越性能、靈活方便的可升級特性,而得到了廣泛的應用。由于大規(guī)模高密度可編程邏輯器件多采用SRAM工藝,要求每次上電,對FPGA器件進行重配置,這就使得可以通過監(jiān)視配置的位數(shù)據(jù)流,進行克隆設計。因此,在關(guān)鍵、核心設備中,必須采用加密技術(shù)保護設計者的知識產(chǎn)權(quán)。 1 基于SRAM工藝FPGA的保密性問題 通常,采用SRAM工藝的FPGA芯片的的配置方法主要有三種:由計算機通過下載電纜配置、用專用配置芯片(如Altera公司的EPCX系列芯片)配置、采用存儲器
- 關(guān)鍵字: FPGA SRAM 單片機 加密 嵌入式系統(tǒng) 存儲器
賽靈思VIRTEX-5 成為全球首個通過所有v1.1標準測試的FPGA
- 通過PCI EXPRESS兼容性測試 - 賽靈思VIRTEX-5 成為全球首個通過所有v1.1標準測試的FPGA 經(jīng)驗證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點模塊和串行收發(fā)器的65nm FPGA 靈思公司( Xilinx, Inc. (NASDAQ: XLNX))宣布其Virtex™-5&nbs
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賽靈思最新版ISE大幅縮短FPGA設計周期
- 賽靈思公司(Xilinx, Inc.)推出業(yè)界應用最廣泛的集成軟件環(huán)境(ISE)設計套件的最新版本ISE 9.1i。新版本專門為滿足業(yè)界當前面臨的主要設計挑戰(zhàn)而優(yōu)化,這些挑戰(zhàn)包括時序收斂、設計人員生產(chǎn)力和設計功耗。除了運行速度提高2.5倍以外,ISE 9.1i還新采用了SmartCompile 技術(shù),因而可在確保設計中未變更部分實施結(jié)果的同時,將硬件實現(xiàn)的速度再提高多達6倍。同時,ISE 9.1i 還優(yōu)化了其最新65nm Virtex-
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以太網(wǎng)到多路E1適配電路設計及FPGA實現(xiàn)
- 伴隨著Internet的迅速發(fā)展,IP已經(jīng)成為綜合業(yè)務通信的首選協(xié)議,其承載的信息量也在成倍增長,如何利用現(xiàn)有的電信資源組建寬帶IP網(wǎng)絡是近年來研究的熱點。目前,比較成熟的技術(shù)主要有IP over SDH(POS)和IP over ATM(POA)。POS將IP包直接裝入SDH的虛容器中,通道開銷少、實現(xiàn)簡單,具有自動保護切換功能;POA的復接過程比較復雜,可以通過高系統(tǒng)開銷提供較好的服務質(zhì)量保證(QOS)。從目前的市場看,各大通信設備商都推出了基于POS/POA的產(chǎn)品,但總體成本較高,主要面向的是一些高
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FPGA:來日方長顯身手--專訪Altera總裁兼CEO John Daane
- Altera是一個團結(jié)緊密的團體,每一個成員都有共同的堅定的信念和為此信念奮斗不息的激情。我從John Daane身上也看到這一點。Daane是一位年輕的CEO,在加入Altera之前,他在LSI Logic公司工作了15年,負責ASIC技術(shù)的研發(fā)。這又是他們的一個共同特點,這些投身FPGA事業(yè)的人物,幾乎都曾是ASIC行業(yè)的專家。看來他們的確是一群志同道合的人,在若干年前看到FPGA行業(yè)發(fā)展的大好前景,所以聚到一起來了。 如果現(xiàn)在讓我歷
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DVB-C解交織器的FPGA實現(xiàn)
- 卷積交織和解交織原理簡介 在DVB-C系統(tǒng)當中,實際信道中的突發(fā)錯誤往往是由脈沖干擾、多徑衰落引起的,在統(tǒng)計上是相關(guān)的,所以一旦出現(xiàn)不能糾正的錯誤時,這種錯誤將連續(xù)存在。因此在DVB-C系統(tǒng)里,采用了卷積交織來解決這種問題。它以一定規(guī)律擾亂源符號數(shù)據(jù)的時間順序,使其相關(guān)性減弱,然后將其送入信道,解交織器按相反規(guī)律恢復出源符號數(shù)據(jù)。 DVB-C的卷積交織和解交織原理為:交織由I=12(I為交織深度)個分支構(gòu)成。每個分支的延時逐漸遞增,遞增的單元數(shù)M=n/I=204/12=17(M為交織基數(shù))。這里的
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FPGA迎來65nm時代
- 11月13日,Altera公司正式發(fā)布了業(yè)界期盼以久的65nm FPGA—Stratix III 。與此同時Xilinx又更進一步,在同一時間推出了65nm的Virtex-5 LXT系列,這也是時隔半年之后Xilinx推出的第二款65nm 產(chǎn)品。由此,F(xiàn)PGA進入了65nm時代,Altera 與Xilinx也將展開新的技術(shù)對壘。 Altera: Stratix III FPGA怎樣在獲得高性能的同時保持低功耗是65nm領(lǐng)域的最大難題,Altera的解決辦法是針對設計中需要的地方提高性能,而把其他地方的功
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