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fpga+dsp 文章 進(jìn)入fpga+dsp技術(shù)社區(qū)
SYNPLICITY推出面向ASIC設(shè)計(jì)綜合引擎DSP ASIC版軟件
- SYNPLICITY 公司日前宣布推出最新 Synplify DSP ASIC版,進(jìn)一步豐富了其旗下的 ESL 軟件系列。在該公司致力于提供各種技術(shù)獨(dú)立的解決方案這一發(fā)展戰(zhàn)略的引導(dǎo)下,新型 Synplify® DSP ASIC 版軟件將幫助用戶(hù)根據(jù)算法級(jí)設(shè)計(jì)的要求自動(dòng)開(kāi)發(fā)高質(zhì)量 RTL 代碼,以適應(yīng) FPGA 或 ASIC 器件的需求。 S
- 關(guān)鍵字: ASIC DSP SYNPLICITY 消費(fèi)電子 EDA IC設(shè)計(jì) 消費(fèi)電子
重慶交通大學(xué)計(jì)算機(jī)通訊學(xué)院TI DSP實(shí)驗(yàn)室成立
- 重慶交通大學(xué)計(jì)算機(jī)通訊學(xué)院TI DSP聯(lián)合實(shí)驗(yàn)室是TI在重慶地區(qū)大學(xué)掛牌的第三家聯(lián)合實(shí)驗(yàn)室(前兩家為:重慶大學(xué)和重慶郵電大學(xué)),該校領(lǐng)導(dǎo)對(duì)實(shí)驗(yàn)室的建設(shè)極為重視,前期投入了專(zhuān)向資金并對(duì)實(shí)驗(yàn)室產(chǎn)品的采購(gòu)進(jìn)行了多方選擇,最終選擇了合眾達(dá)30套三DSP教學(xué)實(shí)驗(yàn)箱SEED-DTK多DSP教學(xué)實(shí)驗(yàn)箱作為該實(shí)驗(yàn)室DSP唯一的教學(xué)科研設(shè)備, 在此衷心感謝重慶交通大學(xué)校領(lǐng)導(dǎo)以及將相關(guān)老師們對(duì)合眾達(dá)電子的大力支持與信任,同時(shí)合眾達(dá)電子對(duì)該實(shí)驗(yàn)室的成功建立表示衷心祝賀! 重慶
- 關(guān)鍵字: DSP TI 重慶交通大學(xué)
基于IP核的FPGA設(shè)計(jì)方法
- 前 言 幾年前設(shè)計(jì)專(zhuān)用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計(jì)工程師的事, 隨著硅的集成度不斷提高,百萬(wàn)門(mén)的ASIC 已不難實(shí)現(xiàn), 系統(tǒng)制造公司的設(shè)計(jì)人員正越來(lái)越多地采用ASIC 技術(shù)集成系統(tǒng)級(jí)功能(System L evel In tegrete - SL I) , 或稱(chēng)片上系統(tǒng)(System on a ch ip ) , 但ASIC 設(shè)計(jì)能力跟不上制造能力的矛盾也日益突出?,F(xiàn)在設(shè)計(jì)人員已不必全部用邏輯門(mén)去設(shè)計(jì)ASIC, 類(lèi)似于用集成電路( IC) 芯片在印制板上的設(shè)計(jì),ASIC 設(shè)計(jì)人員可以應(yīng)用等
- 關(guān)鍵字: ASIC CPLD FPGA IP 單片機(jī) 嵌入式系統(tǒng)
基于51主控的lP電話(huà)設(shè)計(jì)
- 引 言 IP電話(huà)是利用國(guó)際互聯(lián)網(wǎng)Internet為語(yǔ)音傳輸?shù)拿浇椋瑢?shí)現(xiàn)語(yǔ)音通信的一種全新的通信技術(shù)。其通信費(fèi)用的低廉(有人稱(chēng)之為廉價(jià)電話(huà)),節(jié)省帶寬;智能化;開(kāi)放的體系結(jié)構(gòu);多媒體業(yè)務(wù)的集成。IP電話(huà)網(wǎng)絡(luò)支持語(yǔ)音、數(shù)據(jù)、圖像的傳輸,為將來(lái)全面提供多媒體業(yè)務(wù)打下了基礎(chǔ)。IP電話(huà)是未來(lái)“三網(wǎng)合一”的一項(xiàng)服務(wù),有望成為下一代電信基礎(chǔ)設(shè)施結(jié)構(gòu)的核心,使未來(lái)各電信業(yè)務(wù)綜合在同一IP網(wǎng)絡(luò)上成為可能,導(dǎo)致語(yǔ)音、數(shù)據(jù)、圖像的融合和未來(lái)電信市場(chǎng)的重組,并帶來(lái)新的經(jīng)濟(jì)模式和價(jià)值鏈。IP電話(huà)的主要特點(diǎn)是語(yǔ)音在Intenet
- 關(guān)鍵字: AC48801 DSP lP電話(huà) 通訊 網(wǎng)絡(luò) 無(wú)線(xiàn)
基于并行流水線(xiàn)結(jié)構(gòu)的可重配FIR濾波器的FPGA實(shí)現(xiàn)
- 1 并行流水結(jié)構(gòu)FIR的原理 在用FPGA或?qū)S眉呻娐穼?shí)現(xiàn)數(shù)字信號(hào)處理算法時(shí),計(jì)算速度和芯片面積是兩個(gè)相互制約的主要問(wèn)題。實(shí)際應(yīng)用FIR濾波器時(shí),要獲得良好的濾波效果,濾波器的階數(shù)可能會(huì)顯著增加,有時(shí)可能會(huì)多達(dá)幾百階。因此,有必要在性能和實(shí)現(xiàn)復(fù)雜性之間做出選擇,也就是選擇不同的濾波器實(shí)現(xiàn)結(jié)構(gòu)。這里運(yùn)用并行流水線(xiàn)結(jié)構(gòu)來(lái)實(shí)現(xiàn)速度和硬件面積之間的互換和折衷。 在關(guān)鍵路徑插入寄存器的流水線(xiàn)結(jié)構(gòu)是提高系統(tǒng)吞吐率的一項(xiàng)強(qiáng)大的實(shí)現(xiàn)技術(shù),并且不需要大量重復(fù)設(shè)置硬件。流水線(xiàn)的類(lèi)型主要分為兩種:算術(shù)流水線(xiàn)和指令流水線(xiàn)
- 關(guān)鍵字: FIR濾波器 FPGA 并行流水線(xiàn) 單片機(jī) 可重配 嵌入式系統(tǒng)
FPGA設(shè)計(jì)的驗(yàn)證技術(shù)及應(yīng)用原則
- FPGA設(shè)計(jì)和驗(yàn)證工程師當(dāng)今面臨的最大挑戰(zhàn)之一是時(shí)間和資源制約。隨著FPGA在速度、密度和復(fù)雜性方面的增加,完成一個(gè)完整時(shí)序驗(yàn)證對(duì)人力和計(jì)算機(jī)處理器、存儲(chǔ)器提出了更多更高的要求。 隨著FPGA器件體積和復(fù)雜性的不斷增加,設(shè)計(jì)工程師越來(lái)越需要有效的驗(yàn)證方。時(shí)序仿真可以是一種能發(fā)現(xiàn)最多問(wèn)題的驗(yàn)證方法,但對(duì)許多設(shè)計(jì)來(lái)說(shuō),它常常是最困難和費(fèi)時(shí)的方法之一。過(guò)去,采用標(biāo)準(zhǔn)臺(tái)式計(jì)算機(jī)的時(shí)序仿真是以小時(shí)或分鐘計(jì)算的,但現(xiàn)在對(duì)某些項(xiàng)目來(lái)說(shuō),在要求采用高性能64位服務(wù)器的情況下,其測(cè)試時(shí)間卻要幾天甚至幾周。這樣,這種
- 關(guān)鍵字: FPGA 驗(yàn)證
基于ARM的FPGA加載配置實(shí)現(xiàn)
- 引言 基于SRAM工藝FPGA在每次上電后需要進(jìn)行配置,通常情況下FPGA的配置文件由片外專(zhuān)用的EPROM來(lái)加載。這種傳統(tǒng)配置方式是在FPGA的功能相對(duì)穩(wěn)定的情況下采用的。在系統(tǒng)設(shè)計(jì)要求配置速度高、容量大、以及遠(yuǎn)程升級(jí)時(shí),這種方法就顯得很不實(shí)際也不方便。本文介紹了通過(guò)ARM對(duì)可編程器件進(jìn)行配置的的設(shè)計(jì)和實(shí)現(xiàn)。 1 配置原理與方式 1.1 配置原理 在FPGA正常工作時(shí),配置數(shù)據(jù)存儲(chǔ)在SRAM單元中,這個(gè)SRAM單元也被稱(chēng)為配置存儲(chǔ)(Configuration RAM)。由于SRAM是易失性的存
- 關(guān)鍵字: ARM FPGA 單片機(jī) 配置 嵌入式系統(tǒng)
基于SYSTEM C的FPGA設(shè)計(jì)方法
- 一、概述 隨著VLSI的集成度越來(lái)越高,設(shè)計(jì)也越趨復(fù)雜。一個(gè)系統(tǒng)的設(shè)計(jì)往往不僅需要硬件設(shè)計(jì)人員的參與,也需要有軟件設(shè)計(jì)人員的參與。軟件設(shè)計(jì)人員與硬件設(shè)計(jì)人員之間的相互協(xié)調(diào)就變的格外重要,它直接關(guān)系到工作的效率以及整個(gè)系統(tǒng)設(shè)計(jì)的成敗。傳統(tǒng)的設(shè)計(jì)方法沒(méi)有使軟件設(shè)計(jì)工作與硬件設(shè)計(jì)工作協(xié)調(diào)一致,而是將兩者的工作割裂開(kāi)來(lái)。軟件算法的設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)后期不能為硬件設(shè)計(jì)人員的設(shè)計(jì)提供任何的幫助。同時(shí)現(xiàn)在有些大規(guī)模集成電路設(shè)計(jì)中往往帶有DSP Core或其它CPU Core。這些都使得單
- 關(guān)鍵字: C FPGA SYSTEM 單片機(jī) 嵌入式系統(tǒng)
網(wǎng)絡(luò)多媒體設(shè)計(jì)的成功取決于精心選擇恰當(dāng)?shù)腄SP
- 為網(wǎng)絡(luò)多媒體應(yīng)用選擇一個(gè)恰當(dāng)數(shù)字信號(hào)處理器(DSP)是一項(xiàng)很復(fù)雜的工作。首先,必須在當(dāng)前和近期業(yè)界接口的需求環(huán)境下對(duì)處理器的內(nèi)核體系結(jié)構(gòu)和外圍設(shè)備配置進(jìn)行透徹的分析。其次,為了防止出現(xiàn)帶寬瓶頸問(wèn)題,了解多媒體數(shù)據(jù)(例如,視頻、圖象、音頻和分組數(shù)據(jù))如何流過(guò)一個(gè)基于DSP的系統(tǒng)是至關(guān)重要的。另外,了解造成最低標(biāo)準(zhǔn)臨界實(shí)現(xiàn)和魯棒性解決方案之間的差別的各種系統(tǒng)屬性(包括DMA和存儲(chǔ)器訪問(wèn))也是很有幫助的。 為網(wǎng)絡(luò)多媒體應(yīng)用選擇處理器取決于系統(tǒng)設(shè)計(jì)對(duì)性能和連通性要求。許多應(yīng)用同時(shí)采用微控制器(MCU)和
- 關(guān)鍵字: DSP 單片機(jī) 美國(guó)模擬器件公司 嵌入式系統(tǒng)
基于DSP的變頻調(diào)速系統(tǒng)電磁干擾問(wèn)題研究
- 1 電磁干擾(EMI)分析 1.1 電磁干擾的概念及途徑 電磁干擾產(chǎn)生于干擾源,他是一種來(lái)自外部和內(nèi)部的并有損于有用信號(hào)的電磁現(xiàn)象。干擾經(jīng)過(guò)敏感元件、傳輸線(xiàn)、電感器、電容器、空間場(chǎng)等形式的途徑并以某種形式作用,其干擾效應(yīng)、現(xiàn)象普遍存在,形式各異,稱(chēng)之為傳導(dǎo)干擾,他按帶不帶信息可以分為信息傳導(dǎo)干擾源和電磁噪聲傳導(dǎo)干擾源兩類(lèi)。信息傳導(dǎo)干擾源是指帶有的無(wú)用信息對(duì)模擬通道的干擾
- 關(guān)鍵字: DSP 變頻 電磁干擾
基于DSP+FPGA結(jié)構(gòu)的小波圖像處理系統(tǒng)設(shè)計(jì)
- 介紹了一種基于DSP+FPGA結(jié)構(gòu)的小波圖像處理系統(tǒng)設(shè)計(jì)方案,以高性能數(shù)字信號(hào)處理器ADSP—BF535作為核心,結(jié)合現(xiàn)場(chǎng)可編程門(mén)陣列FPGA,實(shí)現(xiàn)了實(shí)時(shí)數(shù)字圖像處理。 小波分析是近年迅速發(fā)展起來(lái)的新興學(xué)科,與Fourier分析和Gabor變換相比,小波變換是時(shí)間(空間)頻率的局部化分析,它通過(guò)伸縮平移運(yùn)算對(duì)信號(hào)逐步進(jìn)行多尺度細(xì)化,最終達(dá)到高頻處時(shí)間細(xì)分和低頻處頻率細(xì)分,能自動(dòng)適應(yīng)時(shí)頻信號(hào)分析的要求,從而可聚焦到信號(hào)的任意細(xì)節(jié).解決了Fourier分
- 關(guān)鍵字: DSP FPGA 小波圖像處理
FPGA在智能儀表中的應(yīng)用
- 隨著微電子技術(shù)的發(fā)展,采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)進(jìn)行數(shù)字信號(hào)處理得到了飛速發(fā)展。由于FPGA具有現(xiàn)場(chǎng)可編程的特點(diǎn),可以實(shí)現(xiàn)專(zhuān)用集成電路,因此越來(lái)越受到硬件電路設(shè)計(jì)工程師們的青睞。 目前,在自動(dòng)化監(jiān)測(cè)與控制儀器和裝置中,大多以8位或16位MCU為核心部件。然而伴隨著生產(chǎn)技術(shù)的進(jìn)步和發(fā)展,對(duì)監(jiān)測(cè)與控制的要求也在不斷提高,面對(duì)日益復(fù)雜的監(jiān)測(cè)對(duì)象和控制算法,傳統(tǒng)的MCU往往不堪重負(fù)。把FPGA運(yùn)用到這些儀表和設(shè)備中,可以減少這些儀器、設(shè)備的開(kāi)發(fā)周期,大幅度提升這些儀器的性能,減少總成本和體積。 在低阻值
- 關(guān)鍵字: FPGA) 測(cè)量 測(cè)試 單片機(jī) 嵌入式系統(tǒng) 智能儀表
fpga+dsp介紹
您好,目前還沒(méi)有人創(chuàng)建詞條fpga+dsp!
歡迎您創(chuàng)建該詞條,闡述對(duì)fpga+dsp的理解,并與今后在此搜索fpga+dsp的朋友們分享。 創(chuàng)建詞條
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