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EEPW首頁 >> 主題列表 >> fpga soc

硬件描述語言Verilog HDL設計進階之： 邏輯綜合的原則以及可綜合的代碼設計風格

  • 用always塊設計純組合邏輯電路時，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
  • 關鍵字： VerilogHDL  邏輯綜合  FPGA  

基于CPLD的片內振蕩器設計及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內振蕩器設計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
  • 關鍵字： 片內振蕩器  SoC  CPLD  

基于IP的智能傳感器SOC設計

  • 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網絡通信模塊、人機界面和任務管理與調度模塊等功能單元。從而基于IP的智能傳感器SOC設計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標準；再設計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構成完整的智能傳感器系統(tǒng)。
  • 關鍵字： 智能傳感器系統(tǒng)  SoC  IP核  

基于FPGA的可配置判決反饋均衡器的設計

  • 在移動通信和高速無線數(shù)據(jù)通信中，多徑效應和信道帶寬的有限性以及信道特性的不完善性導致數(shù)據(jù)傳輸時不可避免的產生碼間干擾，成為影響通信質量的主要因素，而信道的均衡技術可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應用廣泛得對付多徑干擾得措施。
  • 關鍵字： 無線數(shù)據(jù)通訊  可配置均衡器  FPGA  

Verilog HDL基礎之：實例5 交通燈控制器

  • 本實例通過Verilog HDL語言設計一個簡易的交通等控制器，實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。
  • 關鍵字： VerilogHDL  華清遠見  FPGA  交通燈控制器  

基于FPGA的CAN總線轉換USB接口的設計方案

  • 這里以CAN總線通信接口為例，詳細論述了基于FPGA的CAN總線轉換USB接口的設計方案。
  • 關鍵字： 光電隔離  CAN總線轉換器  FPGA  

SoC設計流程中的功耗管理

  • 如果不考慮功率問題，會導致器件性能低于預期，進而使得器件良率下降。此外，較高的功耗會要求在溫度管理方面采取更多的系統(tǒng)級措施?？偠灾?，這些功率問題正在造成SoC和系統(tǒng)成本的增加。在SoC設計流程中進行功耗管理，能夠有效控制這些成本。
  • 關鍵字： 功率管理  功耗分析  SoC  

借助MATLAB算法數(shù)學模型實現(xiàn)FPGA浮點定點轉換

  • 當創(chuàng)建一個 DSP 算法的數(shù)學模型時，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個算法轉換為在 FPGA 上實現(xiàn)的定點模型是一個復雜的、可從 AccelDSP Synthesis 綜合工具提供的自動化、加速和可視化功能中大大受益的過程。
  • 關鍵字： DSP算法  matlab  FPGA  

移動計算SoC IP組件設計

  • 作為SoC在移動通信控制的分支，移動操作SoC和一般的SoC在設計上是相似的。作為一個系統(tǒng)的核心，SoC要完成運行、操作或控制功能，必須有相應的組件配合。而多數(shù)組件，尤其是外部組件在SoC內都要有一個對應的控制器。所以，為了實現(xiàn)應用對象操作，SoC要設計相當數(shù)量的組件控制器。組件控制器的設計，對SoC而言就是一些IP（Intellectual Property）組件的設計。由于可編程器件PLD具有簡單易學、修改方便的特點，常常被用來作為設計IP組件的硬件支撐。
  • 關鍵字： SoC  移動計算  無線通信  

FPGA最小系統(tǒng)之：實例1 在Altera的FPGA開發(fā)板上運行第一個FPGA程序

  • 本節(jié)旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設計、編譯及仿真流程。同時使用基于Altera FPGA的開發(fā)板將該實例進行下載驗證，完成工程設計的硬件實現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
  • 關鍵字： Cyclone  Altera  FPGA  QuartusII  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之：硬件系統(tǒng)的調試方法

  • 隨著FPGA芯片的密度和性能不斷提高，調試的復雜程度也越來越高。BGA封裝的大量使用更增加了板子調試的難度。所以在調試FPGA電路時要遵循一定的原則和技巧，才能減少調試時間，避免誤操作損壞電路。
  • 關鍵字： BGA封裝  ASRAM  FPGA  QuartusII  FPGA最小系統(tǒng)  

硬件仿真自動化原型驗證平臺提高定制設計FPGA式原型板的驗證效率

  • 預制與定制FPGA式原型板加入協(xié)同仿真(co-emulatiON and co-simulation)功能，能夠提供高速、高能見度平臺，實現(xiàn)SoC的快速、早期驗證。
  • 關鍵字： 硬件輔助驗證  SoC  硬件仿真  

FPGA最小系統(tǒng)之：硬件系統(tǒng)的設計技巧

  • FPGA的硬件設計不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設計好專用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設計中會有一些特殊的技巧可以參考。
  • 關鍵字： EP1C6Q240  Altera  EP1C12Q240  FPGA  SDRAM  FPGA最小系統(tǒng)  

電子系統(tǒng)級設計和驗證方法學在SoC設計中的應用

  • 本文討論電子系統(tǒng)級(ESL)設計和驗證方法學在系統(tǒng)級芯片(SoC)設計中的應用。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復雜系統(tǒng)架構和嵌入式軟件的一套方法學，它還提供下游寄存器傳輸級(RTL)實現(xiàn)的驗證基礎。已有許多世界領先的系統(tǒng)和半導體公司采用ESL設計。他們利用ESL開發(fā)具有豐富軟件的多處理器器件，這些器件為創(chuàng)新終端產品獲得成功提供必需的先進功能性和高性能。
  • 關鍵字： 架構師視圖  時序捕獲  SoC  

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

  • FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時鐘及特殊應用管腳等。其中有些管腳可有多種用途，所以在設計FPGA電路之前，需要認真的閱讀相應FPGA的芯片手冊。
  • 關鍵字： Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  
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