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TI超低功耗DSP成高耗電音頻和視頻分析匹配產(chǎn)品

  • 　　日前，德州儀器 (TI) 推出名為 TMS320C5517 (C5517) 的新一代超低功耗 DSP(屬于 TI 的可擴(kuò)展性 TMS320C5000? 器件組合)。這款全新的 DSP 功耗很低，卻可提供頻率高達(dá) 200MHz 的性能，從而實現(xiàn)更快的數(shù)據(jù)處理，適用于要求極高的應(yīng)用，如音頻和視頻、生物辨識和其它特定分析應(yīng)用。這些應(yīng)用開啟了一個充滿無限可能的世界，可為新一代智能產(chǎn)品添加人臉檢測、目標(biāo)跟蹤和語音識別等功能。此外，隨著性能的提高，C5517 DSP 還可提供低待機(jī)功率和低有功功率的魅
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一種基于DSP與FPGA的高速通信接口設(shè)計方案

  • 在雷達(dá)信號處理、數(shù)字圖像處理等領(lǐng)域中，信號處理的實時性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢及DSP芯片在復(fù)雜算法處理上的優(yōu)勢，DSP+FPGA的實時信號處理系統(tǒng)的應(yīng)用越來越廣泛。ADI公司的TigerSHARC系列DSP芯片浮點處理性能優(yōu)越，故基于這類。DSP的DSP+FPGA處理系統(tǒng)正廣泛應(yīng)用于復(fù)雜的信號處理領(lǐng)域。同時在這類實時處理系統(tǒng)中，F(xiàn)PGA與DSP芯片之間數(shù)據(jù)的實時通信至關(guān)重要。 TigerSHARC系列DSP芯片與外部進(jìn)行數(shù)據(jù)通信主要有兩種方式：總線方式和鏈路口方式。鏈
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一款基于DSP和CPLD的低壓斷路器智能控制器設(shè)計

  • 0 引言 智能電網(wǎng)的發(fā)展，對低壓電器的智能化提出了較高的要求，目前國內(nèi)使用較多的小型斷路器的智能化穩(wěn)定性不夠，在于其體積較小，將信號采集電路、動作執(zhí)行和智能脫扣器都安裝在本體內(nèi)，開關(guān)內(nèi)的強(qiáng)電場產(chǎn)生的電磁干擾和高溫，使得斷路器可靠性降低。本文介紹的智能控制器脫離于斷路器本體，并且能夠連接多個斷路器，實現(xiàn)對多個斷路器的監(jiān)控。 1 控制器的總體結(jié)構(gòu) 群組智能控制器的核心采用DSP 芯片，輔以CPLD EPM3128芯片來實現(xiàn)鍵盤和液晶的時序邏輯，減少擴(kuò)展芯片帶來的體積問題，外圍電路主要包括信號調(diào)理電路和脫
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CEVA發(fā)布用于CEVA-TeakLite-4 DSP的藍(lán)牙方案

  • 　　全球領(lǐng)先的硅產(chǎn)品知識產(chǎn)權(quán)(SIP)平臺解決方案和數(shù)字信號處理器(DSP)內(nèi)核授權(quán)廠商CEVA公司宣布CEVA-TeakLite-4 DSP內(nèi)核繼音頻、語音和感測技術(shù)后，現(xiàn)在還可處理藍(lán)牙工作負(fù)載，從而顯著降低智能手機(jī)、物聯(lián)網(wǎng)(Internet of Things, IoT)、可穿戴產(chǎn)品和無線音頻裝置的芯片設(shè)計的成本、復(fù)雜性和功耗。通過利用最近發(fā)布的多功能CEVA-TeakLite-4 v2架構(gòu)的新增指令和接口，這款DSP現(xiàn)在可運行 CEVA-藍(lán)牙連接性(經(jīng)典或低功耗)，以及廣泛的音頻和語音軟件包;語音觸
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一種基于CPLD的DSP人機(jī)接口模塊設(shè)計

  • CPLD(Complex programmable Logic Device，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點。 在超高速領(lǐng)域和實時測控方面有非常廣泛的應(yīng)用，日前的CPLD普遍基于E2PROM和Flash電可擦除技術(shù)，可實現(xiàn)100次以上擦寫循環(huán)。 CPLD選擇及其擴(kuò)展模塊的設(shè)計 由于A是3.3v電平供電的，所以CPLD我們也選擇3.3v電平供電的XL型號。XC95144XL是Xilinx公司 XC9500系列的一種。它
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基于FPGA的自適應(yīng)均衡器算法實現(xiàn)

  • 摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點，本文闡述了自適應(yīng)均衡器的原理并對其進(jìn)行改進(jìn)。最后使用FPGA芯片和Verilog HDL設(shè)計實現(xiàn)了自適應(yīng)均衡器并仿真驗證了新方法的有效性。 信道均衡技術(shù)(Channel equalization)是指為了提高衰落信道中的通信系統(tǒng)的傳輸性能而采取的一種抗衰落措施。它主要是減小信道的多徑時延帶來的碼間串?dāng)_(ISI)問題。其原理是對信道或整個傳輸系統(tǒng)特性進(jìn)行
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京微雅格率先推出國內(nèi)首款低功耗FPGA芯片

  • 京微雅格的HR系列FPGA芯片已經(jīng)能夠提供EVB，并預(yù)計今年第三季度大規(guī)模量產(chǎn)，已成為世界上除美國外唯一自主研發(fā)并成功量產(chǎn)FPGA產(chǎn)品的公司。
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在云端，還好嗎？

  • 　　十四個月之前，我參加了一次Plunify的媒體沙龍活動，寫了一篇名為《云時代才剛剛開始》的文章，談了一點我對把芯片設(shè)計結(jié)合云計算和對Plunify這家創(chuàng)業(yè)公司的看法。那時候，Plunify主推的業(yè)務(wù)是租用亞馬遜的服務(wù)器資源，搭建一個FPGA開發(fā)的云端平臺，讓設(shè)計公司可以把設(shè)計方案上傳到云端來仿真，以節(jié)省大量的時間，同時也避開了自建云的昂貴成本?！　∫荒赀^去了，我終于又有機(jī)會和Plunify做一次更加深入的交流，看看Plunify在中國大陸市場的深水里摸了一年石頭后，到底有沒有摸到魚?！　lunify
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逐夢十年賽靈思

  • 　　時間都去哪了?當(dāng)公司全球上下熱烈慶祝成立30周年的時候， 回首我在賽靈思竟然也已有十載。從上海到北京，從新天地到盤古大觀，從北京最開始幾個人的小辦事處到今天數(shù)十人數(shù)千規(guī)模的北京公司，我有幸見證了賽靈思在中國的巨大發(fā)展和變遷，但不變的是這份工作帶來的強(qiáng)大吸引力和提供給大家的實現(xiàn)夢想的舞臺。 　　賽靈思是我的第一份工作，一做就做了十年。很多周圍的同學(xué)朋友都已經(jīng)換了多家公司，也有很多在高校都成了學(xué)術(shù)帶頭人，教授， 也不停地有獵頭和朋友追問我為什么不愿意動一動。 我清楚我的執(zhí)著和堅守來源于公司人性化和平等的
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基于VHDL和QuartusⅡ的數(shù)字電子鐘設(shè)計與實現(xiàn)

  • 摘要：采用FPGA進(jìn)行的數(shù)字電路設(shè)計具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計的主流方法之一。本文給出一種基于FPGA的數(shù)字鐘設(shè)計方案。該方案采用VHDL設(shè)計底層模塊，采用電路原理圖設(shè)計頂層系統(tǒng)。整個系統(tǒng)在QuartusⅡ開發(fā)平臺上完成設(shè)計、編譯和仿真，并在FPGA硬件實驗箱上進(jìn)行測試。測試結(jié)果表明該設(shè)計方案切實可行。 EDA(Electronic Design Automation)又名電子設(shè)計自動化，其基本特征是：以超大規(guī)?？删幊踢壿嬈骷?，如FPGA，為設(shè)計載體，以硬件描述語言，如VHDL，為
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All Programmable平臺讓FPGA市場大有可為

  • 曾有句話這樣說到：“當(dāng)你認(rèn)為設(shè)計完美的時候，不是因為沒有什么可以加，而是你不能再去除什么?！边@話用在FPGA上是再合適不過了。從簡單的邏輯集成到現(xiàn)在集成ARM核、DSP、模擬電路、存儲器等無所不包的系統(tǒng)級集成，從純硬件開發(fā)到可以用C、C++或System C來開發(fā)，從此前價格高昂到現(xiàn)在低成本低功耗，從工藝的跟隨到成為先進(jìn)工藝的引領(lǐng)和3D IC的成功，從傳統(tǒng)的通信、工業(yè)和軍工等應(yīng)用向消費電子、醫(yī)療電子、汽車電子、嵌入式市場等擴(kuò)展，F(xiàn)PGA成為擴(kuò)充我們想像力的“先鋒”。
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迎接All Programmable的浪潮

  • 您有沒有留意到賽靈思的logo下面有兩個英文單詞——“All Programmable”? 這代表了什么?眾所周知，賽靈思一直是FPGA行業(yè)的領(lǐng)頭羊。那么未來呢?未來具有無限的可能性，但是All Programmable無疑是賽靈思正在全力推動的轉(zhuǎn)型。All Programmable SoC無疑是這個轉(zhuǎn)型的代表之作，Zynq這個革命性的產(chǎn)品，也就應(yīng)運而生了。我和賽靈思的緣分也由此開始。
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28nm時代將進(jìn)一步蠶食ASIC

  • 在FPGA領(lǐng)域，我們再次聞到了沉重的火藥味。2010年中國農(nóng)歷新年前后，F(xiàn)PGA的28nm交響曲奏響。
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不想荒廢你的大學(xué)生活吧？看看牛人是怎樣成為電子學(xué)霸的！

  • 　　寫這篇文章的時候，我正處于碩士研究生畢業(yè)論文的準(zhǔn)備階段，眼睜睜看著我的大學(xué)生活即將畫上句號，再看看身邊有很多低年級的學(xué)生們一天天把時間白白荒費掉，我在心里替他們惋惜，在即將結(jié)束我的大學(xué)生活之際，我將我的大學(xué)幾年的有意義的生活與大家分享，看過這篇文章后也許能讓那些有夢想的同學(xué)為了實現(xiàn)自己的人生目標(biāo)少走些彎路，大家要相信，大學(xué)校園——將為你提供一生最好的學(xué)習(xí)環(huán)境。 　　我高中畢業(yè)于新疆伊寧市三中，2002年考入哈爾濱工程大學(xué)信息與通信工程學(xué)院電子信息工程專業(yè)，2006年以創(chuàng)新人才
  • 關(guān)鍵字： DSP  ARM  FPGA/CPLD  

大神教你如何做好邏輯設(shè)計

  • 　　規(guī)范很重要 　　工作過的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對于大的設(shè)計(無論軟件還是硬件)，不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設(shè)計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了;如果一個項目做了一半一個人走了，接班的估計得從頭開始設(shè)計;如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計的可重用性。 　　在邏輯方面，我覺得比較重要的規(guī)范有這些： 　　1.設(shè)計必須文檔化。要將設(shè)計思路，詳細(xì)實現(xiàn)等寫入文檔
  • 關(guān)鍵字： FPGA  時序  電路  
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