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dsp＋fpga 文章 最新資訊

小梅哥和你一起深入學習FPGA之數碼管動態(tài)掃描（下）

  • 　　   　　測試平臺設計 　　本實驗主要對數碼管驅動引腳的狀態(tài)與預期進行比較和分析，通過仿真，驗證設計的正確性和合理性。數碼管驅動模塊的testbench如下所示： 　　`timescale 1ns/1ns 　　module DIG_LED_DRIVE_tb; 　　reg [23:0]data; 　　reg clk; 　　reg rst_n; 　　wire [7:0]seg; 　　wire [2:0]sel; 　　DIG_LED_DRIVE DIG_LED_DRIVE
  • 關鍵字： FPGA  動態(tài)掃描  

千兆采樣ADC確保直接RF變頻

  • 　　隨著模數轉換器(ADC)的設計與架構繼續(xù)采用尺寸更小的過程節(jié)點，一種新的千兆赫ADC產品應運而生。能以千兆赫速率或更高速率進行直接RF采樣且不產生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達應用的直接RF數字化帶來了全新的系統(tǒng)解決方案。 　　最先進的寬帶ADC技術可以實現(xiàn)直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構是分辨率為6位或8位的Flash轉換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(ENOB)，這是由于Flash架構的幾何尺寸與功耗限
  • 關鍵字： ADC  RF  轉換器  LVDS  FPGA  

選擇合適的轉換器：JESD204B與LVDS對比

  • 　　1 為不同應用提供不同選擇 　　對于數據轉換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數據轉換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數據速率，但目前該市場上的轉換器廠商可提供的最大LVDS數據速率仍然為0.8至1 Gbps。LVDS技術一直難以滿足轉換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標準。該規(guī)范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS
  • 關鍵字： JESD204B  LVDS  轉換器  FPGA  PHY  

實現(xiàn)基于USB3.0技術的高清攝像頭系統(tǒng)設計

  • 　　高清圖像質量已經快速成為現(xiàn)代家庭中多媒體產品的標準配置。在該領域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫(yī)療成像和工廠生產線檢測系統(tǒng)等等。當然，盡管增強型成像技術在不久的將來更加流行似乎是板上釘釘的事情，但這將取決于支持更高數據傳輸能力的先進半導體技術的發(fā)展。本文將以實例闡述半導體技術所取得的進展。 　　雖然USB連接標準開始并沒有引起太多關注，但從上世紀90年代中期第一次脫穎而出已經改變了很多，它現(xiàn)在已經遠遠不只是為低數據速率的鼠標和
  • 關鍵字： USB  FIFO  緩沖器  FPGA  顯示器  

基于AT89C51+DSP的雙CPU伺服運動控制器的研究

  • 　　1　引　言 　　近年來,隨著制造業(yè)的不斷進步,現(xiàn)代制造業(yè)對精密化、精確化、高速化、自動化發(fā)展的要求越來越高,傳統(tǒng)的運動控制器大部分采用8051系列的8位單片機,這種單片機雖然節(jié)省了開發(fā)周期,但缺乏靈活性,且運算能力有限,難以勝任高要求運作設備[ 1 ] .DSP的數據運算和處理功能十分強大,即使在很復雜的控制系統(tǒng)中,其采樣周期也可以取得很小,控制效果可以接近于連續(xù)系統(tǒng). 把DSP與單片機各自優(yōu)勢相結合將是高性能數控系統(tǒng)的發(fā)展趨勢. 本文針對數控系統(tǒng)的要求,開發(fā)了以TI公司的高性能浮點DSP和ATME
  • 關鍵字： AT89C51  DSP  

駿龍科技最新物聯(lián)網開發(fā)套件和電機驅動方案擴展Altera MAX 10 FPGA的應用

  • 　　領先的技術分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網開發(fā)套件和電機驅動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業(yè)解決方案。 　　“Mpression Odyssey(奧德賽)”開發(fā)套件是一
  • 關鍵字： 駿龍科技  物聯(lián)網  FPGA  

利用FPGA和分解器數字轉換器簡化角度測量

  • 　　1 編碼器和分解器的類型 　　編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經過這兩個位置時產生A或B脈沖。獨立的外部電動計數器然后從這些脈沖解讀出轉速和旋轉方向。雖然適用于眾多應用，但是增量式計數器確實存在某些不足。例如，在輪軸停轉情況下，增量編碼器在開始運行之前必須首先通過調回到某個指定校準點來實現(xiàn)自身校準。另外，增量式計數器易受到電氣干擾的影響，導致發(fā)送到系統(tǒng)的脈沖不準確，進而造成旋轉計數錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應用有影響，則
  • 關鍵字： 編碼器  分解器  RDC  FPGA  脈沖  

Tcl在Vivado中的應用

  • 　　Xilinx的新一代設計套件 Vivado 相比上一代產品 ISE， 在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。 但是對初學者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。 　　本文介紹了 Tcl 在 Vivado 中的基礎應用，希望起到拋磚引玉的作用，指引使用者在短時間內快速掌握相關技巧，更好地發(fā)揮 Vivado 在 FPGA 設計中的優(yōu)勢。 　　1
  • 關鍵字： Xilinx  VivadoTcl  FPGA  cells  

Altera: FPGA集成硬核浮點DSP

  • 　　1 FPGA浮點運算推陳出新 　　以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數和自然對數等更復雜的數學函數需要大約1000個LUT。因此隨著DSP算法越來越復雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
  • 關鍵字： Altera  FPGA  LUT  DSP  數據通路  

三相SPWM波形發(fā)生器的設計與仿真

  • 本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發(fā)生器的方法。該方法以直接數字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區(qū)時間可調的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
  • 關鍵字： VHDL  SPWM  DDS  死區(qū)時間  FPGA  201505  

基于DSP硬解碼的低成本高清屏媒系統(tǒng)

  • 設計并實現(xiàn)了一種基于OMAP3730的低成本高清屏媒系統(tǒng)，能夠充分發(fā)揮可編程C64+DSP的強大計算功能， 利用硬件實現(xiàn)常用視頻格式的高清硬解碼播放，利用軟件兼顧不常有視頻格式的解碼播放，同時針對屏媒系統(tǒng)的特點利用DSP實現(xiàn)轉屏，達到在橫屏和豎屏上的自適應播放的效果。
  • 關鍵字： OMAP3730  ARM  DSP  GstDiscover  硬解碼  201505  

聲納圖像動態(tài)范圍擴展與FPGA實現(xiàn)

  • 本文針對成像聲納擴展圖像動態(tài)范圍和增強圖像細節(jié)的需求，提出了一種基于開方運算的動態(tài)范圍擴展方法?；谡n題組研制的多波束成像聲納原理樣機的研制，分析了數據動態(tài)范圍壓縮導致圖像細節(jié)丟失的原因及其對成像質量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現(xiàn)過程的資源占用和系統(tǒng)延時。最后，對改進設計方案進行了實驗驗證，通過多波束成像聲納系統(tǒng)的消聲水池實驗證明了本文動態(tài)范圍擴展方法的有效性和可行性，系統(tǒng)成像質量改善明顯，達到優(yōu)化設計的預期目標。
  • 關鍵字： 成像聲納  動態(tài)范圍  平方根  FPGA  波束成像  201505  

接收機的中頻處理技術

  • 本文對數字中頻信號處理技術進行了研究，采用軟件無線電的設計思想和解決方案，提出了一種基于“AD+FPGA”的中頻信號處理技術，在頻譜分析儀及信號分析儀等接收機中應用廣泛。
  • 關鍵字： 數字中頻  軟件無線電  AD  FPGA  分析儀  201505  

基于FPGA的LZO實時無損壓縮的硬件設計

  • 　　本文通過對多種壓縮算法作進一步研究對比后發(fā)現(xiàn)，LZO壓縮算法是一種被稱為實時無損壓縮的算法，LZO壓縮算法在保證實時壓縮速率的優(yōu)點的同時提供適中的壓縮率。如圖1(A)給出了Linux操作系統(tǒng)下常見開源壓縮算法的壓縮速率的測試結果，LZO壓縮算法速率極快;如圖1(B)給出了Gzip壓縮算法和LZO壓縮算法的壓縮率測試結構，從圖中可以看出，LZO壓縮算法可以提供平均約50%的壓縮率。 　　1 LZO壓縮算法基本原理分析 　　1.1 LZO壓縮算法壓縮原理 　　LZO壓縮算法采用(重復長度L，指回
  • 關鍵字： LZO  FPGA  LZSS  RAM  壓縮算法  

使用FPGA實現(xiàn)靈活的USB Type-C接口控制

  • 　　1 USB Type-C接口介紹 　　二十年前，第一代通用串行總線(Universal Serial Bus, USB 1.0)的出現(xiàn)，為各自為政的電子行業(yè)通信標準注入了互通性。而最新發(fā)布的USB Type-C接口規(guī)范將USB技術提升到了一個新的高度，能夠滿足21世紀電子行業(yè)的需求，同時也將再一次改變計算機、消費類電子產品以及移動設備之間的互連方式。輕薄、堅固、無需區(qū)分插頭方向的USB Type-C連接器拓展了由USB 3.1超速(SuperSpeed+)規(guī)范定義的各項功能，采用雙通道實現(xiàn)高達20
  • 關鍵字： FPGA  USB  Type-C  充電器  嵌入式  
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