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使用混合信號示波器驗(yàn)證測量混合信號電路

  • 　　隨著電子產(chǎn)品的功能變得日益復(fù)雜，混合信號越來越多地出現(xiàn)在工程師設(shè)計(jì)的產(chǎn)品中。雖然混合信號可以給設(shè)計(jì)帶來靈活性，但由于模擬和數(shù)字信號有著不同的頻率和幅度特性，因而工程師調(diào)試和測試產(chǎn)品的難度也增大了。本文詳細(xì)介紹了如何利用安捷倫的混合信號示波器來完成設(shè)計(jì)調(diào)試和測試。   　　如今，無論是在計(jì)算機(jī)領(lǐng)域，通信領(lǐng)域還是消費(fèi)類電子領(lǐng)域，當(dāng)你信手捻來一塊電路板時(shí)，就會發(fā)現(xiàn)其中所使用的器件是多樣性的，往往是混合著模擬器件和數(shù)字器件，其中模擬部分包括光、聲音、溫度、壓力等現(xiàn)實(shí)世界物理信號，以及電源信號
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混合信號IC──復(fù)雜電源管理組件的設(shè)計(jì)挑戰(zhàn)及解決方案

  • 　　隨著系統(tǒng)內(nèi)電源數(shù)量的增多，為了確保其安全、經(jīng)濟(jì)、持續(xù)和正常的工作，對電源軌進(jìn)行監(jiān)測和控制變得非常重要，特別是在使用微處理器時(shí)。確定電壓軌是否處于工作范圍內(nèi)，以及該電壓相對于其它電壓軌是否按照正確的時(shí)序上電或斷電，這些對于系統(tǒng)執(zhí)行的可靠性和安全性來說都是至關(guān)重要的。例如FPGA，在向組件提供5V I/O(輸入/輸出)電壓之前，必須先施加3.3V的核心電壓，并持續(xù)至少20ms，以避免組件上電時(shí)受到損壞。對于系統(tǒng)的可靠性來說，滿足這樣的時(shí)序要求就像要保證組件在規(guī)定的電源電壓和溫度范圍內(nèi)工作一樣至關(guān)重要。
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混合信號FPGA實(shí)現(xiàn)真正單芯片SOC

  • 　　要實(shí)現(xiàn)能夠?qū)⑺兄匾δ芗稍趩我黄骷脑O(shè)計(jì)理由很簡單，因?yàn)檫@樣就能將材料成本、部件庫存及電路板面積減至最低。另外，相較于多芯片解決方案，單芯片方案的功耗也較低，同時(shí)也有助于提高對知識產(chǎn)權(quán)的保護(hù)。如果一項(xiàng)設(shè)計(jì)功能的精髓能夠深植于單一芯片上，將會大大增加第三方取得這項(xiàng)設(shè)計(jì)的困難度。 　　單芯片系統(tǒng)對嵌入式系統(tǒng)設(shè)計(jì)師來說，往往會隨著其面對的不同的系統(tǒng)設(shè)計(jì)而各有不同。例如，在龐大的娛樂或通信消費(fèi)產(chǎn)品市場中，SoC意味著一顆具有數(shù)百萬邏輯門的集成電路(IC)，其中包含許多大型定制邏輯模塊，并有將芯片的數(shù)字處
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Mentor Graphics 宣布推出旨在提升測試平臺效率的 EZ-VIP 包

  • 　　Mentor Graphics公司今天宣布即時(shí)推出 EZ-VIP 效率包。該效率包面向使用 Questa® Verification IP (QVIP) 的 ASIC 和 FPGA 驗(yàn)證團(tuán)隊(duì)，可將創(chuàng)建、實(shí)例化、配置和連接 QVIP 測試平臺的時(shí)間縮短 5 倍以上，從而顯著提高效率。這就意味著，驗(yàn)證團(tuán)隊(duì)可以將更多的時(shí)間花在 QVIP 上，以驗(yàn)證他們的設(shè)計(jì)在功能上是否正確。 　　EZ-VIP 包由 QVIP 配置軟件、一個(gè) VIP 調(diào)通服務(wù)包和一個(gè)全新的 EZ-VIP API 組成。其中，QVI
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【從零開始走進(jìn)FPGA】 玩轉(zhuǎn)VGA

  • 　　一、VGA的誘惑 　　首先，VGA的驅(qū)動，這事，一般的單片機(jī)是辦不到的;由于FPGA的速度，以及并行的優(yōu)勢，加上可現(xiàn)場配置的優(yōu)勢，VGA的配置，只有俺們FPGA可以勝任，也只有FPGA可以隨心所欲地配置(當(dāng)然ARM也可以，應(yīng)用比較高吧)。 　　初學(xué)者就是喜歡看炫的效果，往往會忍不住想玩。尤其玩FPGA的，沒玩VGA就感到跟單片機(jī)沒啥提升，因此VGA的驅(qū)動也不得不講。Bingo當(dāng)年也是如此。擋不住VGA的誘惑，初學(xué)者問Bingo VGA問題的人也是灰常的多，也許一般教科書理論太強(qiáng)，實(shí)際應(yīng)用不是很身后
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英特爾收購阿爾特拉，發(fā)布向GPU的宣戰(zhàn)宣言——新FPGA

  • 看起來效率提升了兩倍，很強(qiáng)大的樣子。
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Altera宣布Stratix 10的創(chuàng)新全面刷新高端FPGA和SoC業(yè)界性能指標(biāo)記錄

  • 　　Altera公司今天發(fā)布其Stratix® 10 FPGA和SoC體系結(jié)構(gòu)和產(chǎn)品細(xì)節(jié)，這一下一代高端可編程邏輯器件在性能、集成度、密度和安全特性方面實(shí)現(xiàn)全面突破，勢必將云時(shí)代的網(wǎng)絡(luò)通信技術(shù)推向又一個(gè)巔峰。 　　Stratix 10 FPGA和SoC采用了Altera革命性的HyperFlex™ FPGA架構(gòu)，由Intel® 14 nm三柵極工藝技術(shù)制造，內(nèi)核性能是前一代FPGA的2倍。業(yè)界性能最好、密度最高、具有先進(jìn)的嵌入式處理功能的FPGA與GPU級別浮點(diǎn)計(jì)算性能和異構(gòu)
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FPGA開發(fā)外設(shè)子板模塊電路設(shè)計(jì)詳解

  • 　　FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的開發(fā)相對于傳統(tǒng)PC、單片機(jī)的開發(fā)有很大不同。FPGA以并行運(yùn)算為主，以硬件描述語言來實(shí)現(xiàn);相比于PC或單片機(jī)(無論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu))的順序操作有很大區(qū)別，也造成了FPGA開發(fā)入門較難。目前國內(nèi)有專
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基于FPGA的915MHz射頻讀卡器設(shè)計(jì)

  • 　　射頻識別(RFID)技術(shù)是一種非接觸式的自動識別技術(shù)，通過射頻信號自動識別目標(biāo)對象并獲取相關(guān)信息。通常RFID系統(tǒng)主要由應(yīng)用軟件、射頻卡以及讀卡器三部分構(gòu)成[1]。相對于低頻段的RFID系統(tǒng)，工作在860 MHz～960 MHz的超高頻段(UHF)RFID系統(tǒng)有著讀取距離遠(yuǎn)、閱讀速度快等優(yōu)點(diǎn)，是目前國際上RFID技術(shù)發(fā)展的熱點(diǎn)[2]。讀卡器的設(shè)計(jì)是RFID系統(tǒng)設(shè)計(jì)中的關(guān)鍵部分，設(shè)計(jì)方案有很多種。FPGA[3]具有開發(fā)簡單、靜態(tài)可重復(fù)編程和動態(tài)在線編程的特點(diǎn)，已經(jīng)成為當(dāng)今應(yīng)用最廣泛的可編程專用集成電路。
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FPGA的系統(tǒng)架構(gòu)組成和器件互聯(lián)問題

  • 　　通常來講，“一個(gè)好漢三個(gè)幫”，一個(gè)完整的嵌入式系統(tǒng)中由單獨(dú)一個(gè)FPGA使用的情況較少。通常由多個(gè)器件組合完成，例如由一個(gè)FPGA+CPU來構(gòu)成。通常為一個(gè)FPGA+ARM，ARM負(fù)責(zé)軟件配置管理，界面輸入外設(shè)操作等操作，F(xiàn)PGA負(fù)責(zé)大數(shù)據(jù)量運(yùn)算，可以看做CPU的專用協(xié)處理器來使用，也常會用于擴(kuò)展外部接口。常用的有ARM+FPGA，DSP+FPGA，或者網(wǎng)絡(luò)處理器+FPGA等種種架構(gòu)形式，這些架構(gòu)形式構(gòu)成整個(gè)高速嵌入式設(shè)備的處理形態(tài)。 　　不得不說的是，隨著技術(shù)的進(jìn)步，現(xiàn)在CP
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Ramon Chips獲CEVA-X DSP授權(quán)許可用于太空應(yīng)用的高性能計(jì)算

  • 　　全球領(lǐng)先的蜂窩通信、多媒體和連接性DSP IP平臺授權(quán)廠商CEVA公司宣布專注開發(fā)獨(dú)特太空應(yīng)用抗輻射加固ASIC解決方案的無晶圓廠半導(dǎo)體提供商Ramon Chips公司已經(jīng)獲得CEVA-X1643的授權(quán)許可，用于其瞄準(zhǔn)高性能太空計(jì)算的RC64 64核并行處理器。Ramon將在RC64處理器中集成64個(gè)CEVA-X1643 DSP，為用于通信、地球觀測、科學(xué)和其它許多應(yīng)用的新一代衛(wèi)星實(shí)現(xiàn)計(jì)算能力的巨大飛躍。 　　RC64是65nm CMOS并行處理器，提供384 GOPS、38 GFLOPS和60 G
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從數(shù)字PWM信號獲得準(zhǔn)確、快速穩(wěn)定的模擬電壓

  • 　　引言 　　脈寬調(diào)制(PWM)是從微控制器或FPGA等數(shù)字器件產(chǎn)生模擬電壓的一種常用方法。大多數(shù)微控制器都具有內(nèi)置的專用PWM產(chǎn)生外設(shè)，而且其僅需幾行RTL代碼即可從FPGA產(chǎn)生一個(gè)PWM信號。如果模擬信號的性能要求不是太嚴(yán)格，那么這就是一種簡單和實(shí)用的方法，因?yàn)樗恍枰粋€(gè)輸出引腳，而且與具有一個(gè)SPI或I2C接口的數(shù)模轉(zhuǎn)換器(DAC)相比，其代碼開銷是非常低。圖1示出了一款典型應(yīng)用，其采用一個(gè)經(jīng)濾波的數(shù)字輸出引腳來產(chǎn)生一個(gè)模擬電壓。 　　該方案的諸多不足之處您不必深究就能發(fā)現(xiàn)。理想情況下，一個(gè)1
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FPGA和DDS在信號源中的應(yīng)用

  • 　　1引言 　　DDS同DSP(數(shù)字信號處理)一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。在各行各業(yè)的測試應(yīng)用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)
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DSP在MEMS陀螺儀信號處理平臺的應(yīng)用

  • 　　陀螺儀是一種能夠精確地確定運(yùn)動物體方位的儀器，它是現(xiàn)代航空、航海、航天和國防工業(yè)中廣泛使用的一種慣性導(dǎo)航儀器，它的發(fā)展對一個(gè)國家的工業(yè)，國防和其他高科技的發(fā)展具有十分重要的戰(zhàn)略意義。 　　近年來隨著MEMS(微機(jī)電系統(tǒng))技術(shù)的發(fā)展，MEMS陀螺儀的研究與發(fā)展受到了廣泛的重視。MEMS陀螺儀具有體積少、重量輕、可靠性好、易于系統(tǒng)集成等優(yōu)點(diǎn)，應(yīng)用范圍廣闊。但是目前MEMS陀螺儀的精度還不是很高，要想大范圍應(yīng)用必須對MEMS陀螺儀的信號進(jìn)行處理。 　　本文選用TI公司的TMS320VC33作為MEMS陀
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基于DSP的MEMS陀螺儀信號處理平臺系統(tǒng)的設(shè)計(jì)

  • 　　陀螺儀是一種能夠精確地確定運(yùn)動物體方位的儀器，它是現(xiàn)代航空、航海、航天和國防工業(yè)中廣泛使用的一種慣性導(dǎo)航儀器，它的發(fā)展對一個(gè)國家的工業(yè)，國防和其他高科技的發(fā)展具有十分重要的戰(zhàn)略意義。 　　近年來隨著MEMS(微機(jī)電系統(tǒng))技術(shù)的發(fā)展，MEMS陀螺儀的研究與發(fā)展受到了廣泛的重視。MEMS陀螺儀具有體積少、重量輕、可靠性好、易于系統(tǒng)集成等優(yōu)點(diǎn)，應(yīng)用范圍廣闊。但是目前MEMS陀螺儀的精度還不是很高，要想大范圍應(yīng)用必須對MEMS陀螺儀的信號進(jìn)行處理。 　　本文選用TI公司的TMS320VC33作為MEMS陀
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