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EEPW首頁 >> 主題列表 >> cpld-pci接口

基于CPLD的FPGA快速配置電路的設(shè)計(jì)

  • 介紹了采用CPLD和Flash器件對FPGA實(shí)現(xiàn)快速并行配置，并給出了具體的硬件電路設(shè)計(jì)和關(guān)鍵模塊的內(nèi)部編程思路。
  • 關(guān)鍵字： FPGA配置  JTAG  CPLD  

基于計(jì)算機(jī)總線的CPLD加密電路設(shè)計(jì)

  • 隨著軟件產(chǎn)品的廣泛應(yīng)用，對軟件的知識(shí)產(chǎn)權(quán)保護(hù)也開始重要。軟件產(chǎn)品通過系列號(hào)碼加密，每一個(gè)軟件均有唯一的產(chǎn)品系列號(hào)碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時(shí)售出，用戶在使用時(shí)一套軟件要配備一塊加密板，通過控制加密板，就可以保證軟件產(chǎn)品安全。
  • 關(guān)鍵字： 知識(shí)產(chǎn)權(quán)保護(hù)  加密電路板  CPLD  

基于CPLD的電子秤邏輯接口設(shè)計(jì)

  • 借助EDA工具軟件設(shè)計(jì)了一個(gè)邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺(tái)具有可移植性，使CPU對外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級成為新系統(tǒng)。
  • 關(guān)鍵字： 邏輯控制  EDA  CPLD  電子秤  

基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)

  • 今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
  • 關(guān)鍵字： 按鍵開關(guān)矩陣  系統(tǒng)斷電電路  CPLD  

基于CPLD的高效多串口中斷方案

  • 在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來擴(kuò)展串口無疑是大量的資源浪費(fèi)。針對這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實(shí)現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來管理多個(gè)擴(kuò)展串口，并保證多個(gè)串口中斷的無漏檢測與服務(wù)。
  • 關(guān)鍵字： 多串口中斷源  電平轉(zhuǎn)換  CPLD  

基于CPLD的八段數(shù)碼顯示管驅(qū)動(dòng)電路設(shè)計(jì)

  • 時(shí)鐘脈沖計(jì)數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號(hào)接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個(gè)，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個(gè)數(shù)碼管就可以輪流顯示八個(gè)數(shù)字，如果時(shí)鐘脈沖頻率合適，可實(shí)現(xiàn)八個(gè)數(shù)碼管同時(shí)被點(diǎn)亮的視覺效果。
  • 關(guān)鍵字： 八位數(shù)碼管  共陰極  CPLD  

基于CPLD的16位高精度數(shù)字電壓表設(shè)計(jì)

  • 傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，采用CPLD進(jìn)行產(chǎn)品開發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。
  • 關(guān)鍵字： 電壓表  控制核心  CPLD  

基于DSP/CPLD的嵌入式儀表硬件平臺(tái)

  • 文所要設(shè)計(jì)的是一種脫機(jī)型儀表硬件平臺(tái)。平臺(tái)應(yīng)可以滿足一般的數(shù)據(jù)采集的實(shí)時(shí)性要求，可以靈活的適用于多種不同的應(yīng)用場合，可實(shí)現(xiàn)多種類型信號(hào)的采集和處理，結(jié)構(gòu)小巧緊湊，便于現(xiàn)場處理，還能與PC機(jī)或其他設(shè)備進(jìn)行通信和交換數(shù)據(jù)。對此，我們構(gòu)建了基于DSP和CPLD技術(shù)的硬件平臺(tái)。
  • 關(guān)鍵字： 圖像采集  儀表硬件平臺(tái)  CPLD  

基于CPLD的SDRAM控制器的設(shè)計(jì)

  • SDRAM的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡化主機(jī)對SDRAM的讀寫控制。通過設(shè)計(jì)基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。
  • 關(guān)鍵字： 刷新時(shí)序  CPLD  SDRAM  

CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

  • CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，因而其互連關(guān)系簡單，電路的延時(shí)就是單元本身和集總總線的延時(shí)(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較
  • 關(guān)鍵字： 高速  數(shù)據(jù)采集  CPLD  

基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

  • 在數(shù)字電路設(shè)計(jì)中，當(dāng)需要將一輸入的窄脈沖信號(hào)展寬成具有一定寬度和精度的寬脈沖信號(hào)時(shí)，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因?yàn)檫@種專用單穩(wěn)態(tài)集成電路簡單、方便；另一方面是因?yàn)閷敵龅膶捗}沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求較高時(shí)，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時(shí)元件R、C是隨溫度、濕度等因素變化而變化的，在對其進(jìn)行溫度補(bǔ)償時(shí)，調(diào)試過程相當(dāng)繁瑣，而且，電路工作
  • 關(guān)鍵字： 單穩(wěn)態(tài)  脈沖  CPLD  

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現(xiàn)

  • 為了實(shí)現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實(shí)現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實(shí)現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺(tái)上用VerilogHDL進(jìn)行編程，并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿?yàn)證。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
  • 關(guān)鍵字： 有限狀態(tài)機(jī)  數(shù)據(jù)包  CPLD  

基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
  • 關(guān)鍵字： 片內(nèi)振蕩器  SoC  CPLD  

基于CPLD的數(shù)字延遲線設(shè)計(jì)

  • 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
  • 關(guān)鍵字： 數(shù)字延遲線  延遲誤差  CPLD  

基于CPLD的CMI編碼的實(shí)現(xiàn)

  • 本文針對光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
  • 關(guān)鍵字： CMI編碼  光纖通信  CPLD  
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