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基于PCI/CPCI總線的嵌入式實(shí)時智能通信系統(tǒng)

摘要：本文描述了一種基于PCI/CPCI總線的嵌入式實(shí)時智能通訊設(shè)備的設(shè)計及實(shí)現(xiàn)，充分利用了PCI總線的高效能和嵌入式通訊控制器的強(qiáng)大功能，設(shè)計出了一種高速的智能通信設(shè)備。關(guān)鍵詞：嵌入式微控制器；CPLD；智能通信模塊；PCI目標(biāo)設(shè)備接口芯片；PCI/CPCI總線引言在計算機(jī)通信領(lǐng)域，串口被廣泛運(yùn)用。在某些特殊的應(yīng)用領(lǐng)域，將會用到特殊的串口通信進(jìn)行數(shù)據(jù)通信和報文交換。本設(shè)計就是針對一些特殊用途的應(yīng)用，即一些高速系統(tǒng)串口傳輸方式的設(shè)計。嵌入式智能通信系統(tǒng)的實(shí)時性
關(guān)鍵字： CPLD PCI/CPCI總線 PCI目標(biāo)設(shè)備接口芯片嵌入式微控制器智能通信模塊模塊

ADSP-21062與工控機(jī)數(shù)據(jù)交換電路設(shè)計

摘要：本文根據(jù)系統(tǒng)需要，在信號處理機(jī)和工控機(jī)之間使用雙口SRAM，利用ADSP-21062的可編程FLAG引腳控制雙口SRAM的左右端口高位地址，設(shè)計了高速數(shù)據(jù)交換電路。關(guān)鍵詞：PC104；雙口SRAM；數(shù)據(jù)交換；CPLD ADSP-21062是ADI公司的通用DSP芯片，它具有強(qiáng)大的浮點(diǎn)/定點(diǎn)數(shù)據(jù)運(yùn)算能力和很高的處理速度。多片ADSP-21062可以以多種形式方便地聯(lián)結(jié)成并行處理器系統(tǒng)，適合進(jìn)行實(shí)時數(shù)據(jù)采集和處理。本文利用多片ADSP-21062設(shè)計了連續(xù)波雷達(dá)信
關(guān)鍵字： CPLD PC104 數(shù)據(jù)交換雙口SRAM 存儲器

基于PCI總線的高速實(shí)時數(shù)據(jù)采集系統(tǒng)

摘要：本文介紹了一種基于PCI總線的高速實(shí)時數(shù)據(jù)采集系統(tǒng)的設(shè)計與實(shí)現(xiàn)方法，主要討論了高速數(shù)據(jù)采集的存儲與傳輸?shù)挠布鉀Q方案，以及該系統(tǒng)的控制邏輯的實(shí)現(xiàn)，最后給出了控制邏輯仿真波形。關(guān)鍵詞：PCI總線；CPCI總線；高速實(shí)時數(shù)據(jù)采集；FIFO；CPLD 引言目前的大多數(shù)雷達(dá)信號處理機(jī)都是采用自定義總線，不具有通用性，每進(jìn)行一些系統(tǒng)功能的改變就需要大量的硬件改動。而CPCI總線作為一種新興的工業(yè)總線，其采用了PCI總線的電氣特性以及VME總線的物理特性，兼具了二者的優(yōu)點(diǎn)
關(guān)鍵字： CPCI總線 CPLD FIFO PCI總線高速實(shí)時數(shù)據(jù)采集

DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實(shí)現(xiàn)

摘要：本文重點(diǎn)介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴(kuò)頻調(diào)制技術(shù)來實(shí)現(xiàn)圖像的無線傳輸。對擴(kuò)頻通信系統(tǒng)的同步問題提出了一種實(shí)現(xiàn)方法，并給出了部分實(shí)驗(yàn)結(jié)果。關(guān)鍵詞：圖像傳輸；擴(kuò)頻通信；同步；FPGA；DSP 視頻通信是目前計算機(jī)和通信領(lǐng)域的一個熱點(diǎn)。而無線擴(kuò)頻與有線相比,有其固有的優(yōu)越性，如聯(lián)網(wǎng)方便、費(fèi)用低廉等。所以開發(fā)無線擴(kuò)頻實(shí)時圖像傳輸系統(tǒng)有很高的實(shí)用價值。系統(tǒng)設(shè)計在短距離通信中，通?？梢栽谑瞻l(fā)端加入奇偶校驗(yàn)、累加和校驗(yàn)等出錯重發(fā)的防噪聲措施
關(guān)鍵字： DSP FPGA 擴(kuò)頻通信同步圖像傳輸

頻分分路中高速FFT的實(shí)現(xiàn)

摘要：本文介紹了多相陣列FFT在星上多載波數(shù)字化分路中的應(yīng)用，并針對星上處理的實(shí)時高速處理要求，提出了一種FFT的實(shí)現(xiàn)方案，并用一片F(xiàn)PGA芯片驗(yàn)證了其正確性和可行性。關(guān)鍵詞：FFT；FPGA；頻分分路多載波信號的數(shù)字化分路是衛(wèi)星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一，數(shù)字化分路技術(shù)主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數(shù)較多時，多相陣列FFT有效地使用了抽取技術(shù)，且FFT算法具有很高的計算效率，本文所討論的就是該方法中FFT的實(shí)現(xiàn)。
關(guān)鍵字： FFT FPGA 頻分分路

基于FPGA的可編程定時器/計數(shù)器8253的設(shè)計與實(shí)現(xiàn)

摘要：本文介紹了可編程定時器/計數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計可編程定時器/計數(shù)器8253的方法，詳述了其原理和設(shè)計思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實(shí)時時鐘，以實(shí)現(xiàn)定時或延時控制，如定時中斷，定時檢測，定時掃描等，還要求有計數(shù)器能對外部事件計數(shù)。要實(shí)現(xiàn)定時或延時控制，有三種主要方法：軟件定時、不可編程的硬件定時、可編程的硬件定時器。其中可編
關(guān)鍵字： FPGA IP VHDL

256級灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計

摘要：本文提出了一種LED點(diǎn)陣屏實(shí)現(xiàn)256級灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理，設(shè)計出了基于FPGA 的控制電路。關(guān)鍵詞：256級灰度；LED點(diǎn)陣屏；FPGA；電路設(shè)計引言256級灰度LED點(diǎn)陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景，本文提出一種新的控制方式，即逐位分時控制方式。隨著大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)，由純硬件完成的高速、復(fù)雜控制成為可能。逐位分時點(diǎn)亮工作原理所謂逐位分時點(diǎn)亮，即從一個字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù)，分8次點(diǎn)亮對應(yīng)的像
關(guān)鍵字： 256級灰度 FPGA LED點(diǎn)陣屏電路設(shè)計發(fā)光二極管 LED

一種高效的復(fù)信號處理芯片設(shè)計

摘要：本文提出了一種高效的復(fù)信號處理芯片的設(shè)計方法。本芯片是某雷達(dá)信號處理機(jī)的一部分，接收3組ADC的輸出復(fù)數(shù)據(jù)，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復(fù)用一個蝶形單元。本芯片由單片F(xiàn)PGA實(shí)現(xiàn)，計算精度高、速度較快，滿足雷達(dá)系統(tǒng)的實(shí)時處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復(fù)信號處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實(shí)時處理特點(diǎn)要求芯片運(yùn)
關(guān)鍵字： FFT FPGA 蝶形單元功率譜塊浮點(diǎn)

采用FPGA實(shí)現(xiàn)脈動陣列

微電子學(xué)的發(fā)展徹底改變了計算機(jī)的設(shè)計：集成電路技術(shù)增加了能夠安裝到單個芯片中的元器件數(shù)目及其復(fù)雜度。因此，采用這種技術(shù)可以構(gòu)建低成本、專用的外圍器件，從而迅速地解決復(fù)雜的問題。
關(guān)鍵字： FPGA 脈動陣列

基于CPLD的高速超聲車距報警器設(shè)計

摘要：本文給出了一個基于CPLD高速超聲車距報警器系統(tǒng)設(shè)計。關(guān)鍵詞：車距報警器；CPLD；雙口RAM 引言為減少汽車碰撞事故的發(fā)生，汽車碰撞技術(shù)在近年發(fā)展很快。汽車避撞技術(shù)首先需要解決的問題是汽車之間的安全距離，當(dāng)汽車與汽車之間的距離小于安全距離時，就應(yīng)該能夠自動報警。本文給出了高速防撞器的核心部分：車距報警器的設(shè)計方法。筆者設(shè)計了一款安裝于車前／車尾的便攜式系統(tǒng)，能在汽車停車、倒車以及行使過程中自動監(jiān)控汽車與其它汽車、人和障礙物之間的距離，如果距離小于規(guī)定的安全距離
關(guān)鍵字： CPLD

基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計

摘要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計方法，并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結(jié)合實(shí)際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達(dá)回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
關(guān)鍵字： AD9430 FPGA 數(shù)據(jù)采集

基于雙DSP的磁軸承數(shù)字控制器容錯設(shè)計

摘要：本文介紹了應(yīng)用于磁軸承的雙DSP熱備容錯控制方案，該方案采用時鐘同步技術(shù)，由總線表決模塊實(shí)現(xiàn)系統(tǒng)的容錯處理，硬件判決模塊實(shí)現(xiàn)硬件故障判斷。由中心仲裁模塊根據(jù)兩判決模塊的結(jié)果進(jìn)行復(fù)雜的仲裁，并完成切換和完善的報警邏輯，從而提高了磁軸承控制系統(tǒng)的可靠性。關(guān)鍵詞：容錯；磁軸承；控制器； CPLD； DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉(zhuǎn)子懸浮起來的一種新型高性能軸承，具有無接觸、無摩擦、高速度、高精度、不需潤滑和密封等一系列特點(diǎn)，在交通、超高速超精密加工
關(guān)鍵字： CPLD DSP 磁軸承控制器容錯

基于PCI總線的實(shí)時DVB碼流接收系統(tǒng)的硬件設(shè)計

摘要：本文介紹了基于PCI專用芯片PCI9054和CPLD的DVB碼流接收系統(tǒng)的硬件設(shè)計。該設(shè)計采用了PCI9054+CPLD的數(shù)字處理方案，并采用一種新的方法更高效地利用雙端口RAM，保證了高速、大容量數(shù)據(jù)流的實(shí)時處理。關(guān)鍵詞：DVB；PCI；CPLD；雙端口RAM；WDM模式前言通過PC接收DVB(數(shù)字視頻廣播)碼流已成為一項(xiàng)新的多媒體數(shù)據(jù)接收技術(shù)。因此，設(shè)計基于PC平臺的DVB碼流接收卡，是數(shù)字廣播電視發(fā)展的需要。由于DVB傳輸流的平均傳輸速率為6
關(guān)鍵字： CPLD DVB PCI WDM模式雙端口RAM 存儲器

基于FPGA的非對稱同步FIFO設(shè)計

摘要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計難點(diǎn)的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對稱同步FIFO的設(shè)計。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實(shí)現(xiàn)

摘要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進(jìn)行計算機(jī)仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
關(guān)鍵字： FPGA VHDL 捕獲時間數(shù)字鎖相環(huán)(DPLL)