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cpld／fpga 文章 最新資訊

NEC推出大規(guī)模集成電路設(shè)計工具CyberWorkBench

  • 近日，NEC 推出了半導(dǎo)體設(shè)計高階綜合工具CyberWorkBench的FPGA專用版。CyberWorkBench是NEC開發(fā)的以C語言為基礎(chǔ)的LSI（注1）設(shè)計工具。該工具以ANSI-C、SystemC等C語言程序作為輸入，以自動生成高性能和高質(zhì)量的電路的合成工具為中心，具備與軟件協(xié)調(diào)的高速驗證環(huán)境、源碼調(diào)試功能、形式屬性驗證等豐富的驗證功能，從而實現(xiàn) All-in-C 。通常在設(shè)計LSI時，要使用硬件專用的描述語言HDL（注2），而使用CyberWorkBench，由于可以輸入C語言，從而使設(shè)計描述
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基于FPGA的二次群數(shù)字信號分接部分功能實現(xiàn)

  • 基于FPGA的二次群數(shù)字信號分接部分功能實現(xiàn),1.引言　　為了提高傳輸速率，擴大通信容量，減少信道數(shù)量，通常把多路信號復(fù)用成一路信號進(jìn)行傳輸。在多種復(fù)用方式中，時分復(fù)用是一種常用的方式。時分復(fù)用是多路信號按照時間間隔共享一路信道進(jìn)行傳輸。復(fù)接是把多
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基于FPGA直接序列擴頻系統(tǒng)的設(shè)計

  • 摘要 針對一般無線通信系統(tǒng)抗干擾、抗噪聲以及抗多徑性能力差的缺點，提出了一種基于FPGA的直接序列擴頻系統(tǒng)設(shè)計。該設(shè)計采用63位的pn碼作為擴頻調(diào)制的碼序列，在發(fā)送端，對信息碼進(jìn)行擴頻調(diào)制；在接收端，對收到的擴
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運用SAD算法降低FPGA資源利用率

  • 介紹如何從比RTL更高層次的抽象層分析資源共享，讓資源占用率比依賴RTL設(shè)計中的互斥任務(wù)的方法更低。
  • 關(guān)鍵字： FPGA  SAD  算法  資源利用率    

基于FPGA的高速串行傳輸系統(tǒng)的設(shè)計與實現(xiàn)

  • 摘要：作為高傳輸速率和低設(shè)計成本的傳輸技術(shù)，串行傳輸技術(shù)被廣泛應(yīng)用于高速通信領(lǐng)域，并已成為業(yè)界首選。在此基于對高速串行傳輸系統(tǒng)的分析，對實例進(jìn)行了總體設(shè)計驗證，最終達(dá)到高速傳輸?shù)哪康摹?br />關(guān)鍵詞：FPGA；
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基于FPGA的通用異步收發(fā)器設(shè)計

  • 摘要：采用Verilog HDL語言作為硬件功能的描述，運用模塊化設(shè)計方法分別設(shè)計了通用異步收發(fā)器(UART)的發(fā)送模塊、接收模塊和波特率發(fā)生器，并結(jié)合現(xiàn)場可編程門陣列(FPGA)的特點，實現(xiàn)了一個可移植的UART模塊。該設(shè)計不
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基于FPGA多通道同步數(shù)據(jù)采集系統(tǒng)設(shè)計

  • 　引言　　數(shù)據(jù)采集在工業(yè)測控領(lǐng)域里有廣泛的應(yīng)用，它已成為計算機測控系統(tǒng)的一個重要的環(huán)節(jié)，尤其在設(shè)備故障監(jiān)測系統(tǒng)中，由于各種設(shè)備的結(jié)構(gòu)復(fù)雜，運動形式多種多樣，發(fā)生故障的可能部位很難確定，因此我們需要從設(shè)
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NEXYS3 FPGA 開發(fā)平臺

  • Digilent公司推出了一款新型的基于FPGA的硬件開發(fā)平臺，NEXYSTM3開發(fā)板。此開發(fā)板采用了Xilinx公司最先進(jìn)的Spartan6 FPGA芯片，擁有48M字節(jié)大小的外部存儲器（包括2個由Micron公司生產(chǎn)的非易失性的相變存儲器）、USB以及以太網(wǎng)接口，還有其他通用的I/O器件。
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基于FPGA的交通燈系統(tǒng)控制設(shè)計

  • 摘要：為了對交通燈系統(tǒng)進(jìn)行精確控制，采用FPGA實驗板，在QuartusⅡ軟件環(huán)境下，分別實現(xiàn)脈沖發(fā)生模塊、狀態(tài)定時模塊、交通燈顯示模塊、時間顯示模塊，進(jìn)行仿真實驗和硬件下載，獲得的測試結(jié)果滿足設(shè)計要求。由于采用
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基于FPGA的遠(yuǎn)距離測溫器數(shù)控系統(tǒng)設(shè)計

  • 摘要：介紹了遠(yuǎn)距離測溫器的結(jié)構(gòu)組成和工作原理，設(shè)計了基于FPGA的遠(yuǎn)距離測溫器數(shù)控系統(tǒng)的數(shù)據(jù)采集與控制系統(tǒng)，使用Altera公司的Cyclonell系列的FPGA實現(xiàn)了包括數(shù)據(jù)采集、數(shù)據(jù)通信等控制功能，著重敘述了硬件與軟件的
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基于FPGA的DDS+DPLL跳頻信號源設(shè)計

  • 摘要：針對跳頻通信系統(tǒng)有固有噪聲的特點，結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設(shè)計綜合，提出了一種新型的跳頻信號源。結(jié)果表明，該設(shè)計中DPLL時鐘可達(dá)到12
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DM642和CPLD外部中斷的寄存器式鍵盤設(shè)計

  • 摘要：介紹了一種采用DM642和CPLD相配合的擴展鍵盤方法。CPLD管理鍵盤電路中的芯片邏輯，DM642的外部中斷監(jiān)控按鍵的狀態(tài)。簡單闡述了鍵盤的分類，給出系統(tǒng)的硬件電路原理圖，在CCS軟件中調(diào)試程序方法。仿真結(jié)果表明，
  • 關(guān)鍵字： CPLD  642  DM  外部中斷    

基于CoolRunner CPLD的MP3應(yīng)用開發(fā)板的設(shè)計

  • 便攜式MP3播放器作為一種集音頻播放、數(shù)據(jù)存儲為一身的數(shù)碼產(chǎn)品，其功能結(jié)構(gòu)為電子設(shè)計人員所津津樂道。新功...
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FPGA實現(xiàn)復(fù)接與分接系統(tǒng)

  • FPGA實現(xiàn)復(fù)接與分接系統(tǒng),引言　　近年來可編程器件的應(yīng)用日益廣泛，使用較多的是現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。FPGA器件性能優(yōu)越，使用方便，成本低廉，投資風(fēng)險小，使用FPGA設(shè)計可以完全根據(jù)設(shè)計者需要開發(fā)ASIC芯片，
  • 關(guān)鍵字： 系統(tǒng)  實現(xiàn)  FPGA  

基于ARM和CPLD的嵌入式視覺系統(tǒng)設(shè)計

  • 目前，關(guān)于視覺系統(tǒng)的研究已經(jīng)成為熱點，也有開發(fā)出的系統(tǒng)可供參考。但這些系統(tǒng)大多是基于PC機的，由于算法和硬件結(jié)構(gòu)的復(fù)雜性而使其在小型嵌入式系統(tǒng)中的應(yīng)用受到了限制。上述系統(tǒng)將圖像數(shù)據(jù)采集后，視覺處理算法是
  • 關(guān)鍵字： CPLD  ARM  嵌入式視覺  系統(tǒng)設(shè)計    
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