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應用于頻率合成器的寬分頻比CMOS可編程分頻器設計

- 提出一種應用于射頻頻率合成器的寬分頻比可編程分頻器設計。該分頻器采用脈沖吞吐結構,可編程計數器和吞脈沖計數器都采用改進的CMOS源極耦合(SCL)邏輯結構的模擬電路實現(xiàn),相對于采用數字電路實現(xiàn)降低了電路的噪聲和減少了版圖面積。同時,對可編程分頻器中的檢測和置數邏輯做了改進,提高分頻器的工作頻率及穩(wěn)定性。最后,采用TSMC的0.13/μm CMOS工藝,利用Cadence Spectre工具進行仿真,在4.5 GHz頻率下,該分頻器可實現(xiàn)200~515的分頻比,整個功耗不超過19 mW,版圖面積為106 μ
- 關鍵字: 可編程 設計 CMOS 合成器 頻率 應用
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