應(yīng)用于頻率合成器的寬分頻比CMOS可編程分頻器設(shè)計(jì)

0 引言
高速、寬分頻范圍的可編程頻率分頻器設(shè)計(jì)一直是射頻頻率綜合器設(shè)計(jì)中的難點(diǎn)，它的工作速度限制了頻率合成器輸出信號的最高頻率，它的相位噪聲影響頻率合成器的帶內(nèi)相位噪聲。文中設(shè)計(jì)的可編程分頻器應(yīng)用于移動(dòng)數(shù)字電視接收機(jī)調(diào)諧芯片，該芯片兼容了DVB-H、DAB標(biāo)準(zhǔn)，接收的頻段覆蓋了460～900 MHz，1 400～1 500 MHz這兩個(gè)頻段。根據(jù)整個(gè)芯片的系統(tǒng)方案設(shè)計(jì)，可編程分頻器的工作頻率為2．4～4．0 GHz，實(shí)現(xiàn)的分頻比范圍為240～400，且為連續(xù)的。目前高速可編程分頻器主要包括基于雙模預(yù)分頻的吞脈沖分頻器和基于基本分頻單元的多模分頻器兩種結(jié)構(gòu)，前者因高速、結(jié)構(gòu)簡單等特點(diǎn)，被廣泛應(yīng)用在射頻頻率綜合器當(dāng)中，同時(shí)，整個(gè)可編程分頻器單元模塊都采用基于源極耦合(SCL)結(jié)構(gòu)的模擬電路實(shí)現(xiàn)，相對于在低頻分頻部分采用數(shù)字標(biāo)準(zhǔn)單元具有噪聲低、版圖面積小等優(yōu)點(diǎn)。檢測和置數(shù)邏輯時(shí)序的設(shè)計(jì)是可編程分頻器設(shè)計(jì)的重點(diǎn)，它直接影響到分頻器的工作頻率。本文中提出一種新的檢測和置數(shù)邏輯及電路實(shí)現(xiàn)，使得整個(gè)可編程分頻器的工作頻率提高了1倍。本文首先給出r可編程分頻器設(shè)計(jì)的整體結(jié)構(gòu)，著重描述了可編程分頻器檢測和置數(shù)邏輯電路的改進(jìn)方案；最后，給出了版圖設(shè)計(jì)以及電路后仿真結(jié)果。

1 可編程分頻器的結(jié)構(gòu)
1．1 整體結(jié)構(gòu)設(shè)計(jì)
基于雙模預(yù)分頻器的可編程分頻器結(jié)構(gòu)如圖1所示，它由3部分構(gòu)成：N／N+1雙模前置預(yù)分頻器、可編程計(jì)數(shù)器、吞脈沖計(jì)數(shù)器。

輸入的頻率首先經(jīng)過預(yù)分頻器進(jìn)行分頻，分頻比由吞脈沖計(jì)數(shù)器S給出一個(gè)信號Mode進(jìn)行控制?？删幊逃?jì)數(shù)器P和吞脈沖計(jì)數(shù)器S同時(shí)開始減計(jì)數(shù)，當(dāng)S計(jì)數(shù)器減計(jì)數(shù)減為0時(shí)，雙模預(yù)分頻器分頻比由N+1變?yōu)镹，S計(jì)數(shù)器停止計(jì)數(shù)，P計(jì)數(shù)器繼續(xù)減計(jì)數(shù)；當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)，通過反饋回路使P，S計(jì)數(shù)器重新置數(shù)，開始新一輪的計(jì)數(shù)。因此在每一次計(jì)數(shù)過程中首先進(jìn)行了S次N+1分頻，再進(jìn)行了P-S次N分頻，故輸出信號為：

分頻比M=PN+S。
根據(jù)調(diào)諧器芯片系統(tǒng)所需要的頻率合成范圍及精度要求以及采用的TSMC 0．13／μm工藝，該設(shè)計(jì)將雙模前置分頻器設(shè)計(jì)為4／5雙模分頻器，P計(jì)數(shù)器為7位、S計(jì)數(shù)器為2位。因此該可編程分頻器可實(shí)現(xiàn)的最大分頻比為515。
1．2 4／5預(yù)分頻器結(jié)構(gòu)
4／5預(yù)分頻器采用同步計(jì)數(shù)結(jié)構(gòu)，其結(jié)構(gòu)如圖2所示，由3個(gè)SCL結(jié)構(gòu)的D觸發(fā)器和兩個(gè)與非門構(gòu)成。Mode信號為分頻比控制信號，當(dāng)Mode為“1”時(shí)，預(yù)分頻器分頻比為5，當(dāng)Mode為“0”時(shí)，預(yù)分頻器分頻比為4。由于4／5預(yù)分頻器直接工作在VCO的輸出頻率下，是整個(gè)可編程分頻器工作頻率最高的部分，因此這部分的電路設(shè)計(jì)主要偏重于速度，其功耗是最高的。這部分電路采用SCL結(jié)構(gòu)的模擬電路來實(shí)現(xiàn)，SCL結(jié)構(gòu)的電路由開關(guān)管對尾電流的導(dǎo)通控制來實(shí)現(xiàn)邏輯電平的轉(zhuǎn)換，其工作速度高，滿足設(shè)計(jì)的要求。D觸發(fā)器由時(shí)鐘反連的2個(gè)D鎖存器構(gòu)成，同時(shí)為了減少門延遲以提高工作速度以及降低功耗，將與非邏輯門集成于D觸發(fā)器內(nèi)，帶有與非邏輯的D觸發(fā)器電路如圖3所示。

1．3 可編程計(jì)數(shù)器和吞脈沖計(jì)數(shù)器設(shè)計(jì)
可編程計(jì)數(shù)器P和吞脈沖計(jì)數(shù)器S工作在分頻器頻率較低的頻段，采用簡單的異步計(jì)數(shù)器結(jié)構(gòu)實(shí)現(xiàn)分頻功能。這部分的電路一般有兩種實(shí)現(xiàn)方式：模擬電路和數(shù)字電路，在該設(shè)計(jì)采用基于SCL的模擬電路來實(shí)現(xiàn)，相對于數(shù)字電路實(shí)現(xiàn)雖然消耗了一定的靜態(tài)功耗，但電路噪聲很低，版圖面積小，性能更加好。整個(gè)可編程分頻器結(jié)構(gòu)如圖4所示。

其中P計(jì)數(shù)器部分由7個(gè)帶置數(shù)功能的D觸發(fā)器構(gòu)成；S計(jì)數(shù)器部分由2個(gè)相同的D觸發(fā)器構(gòu)成，另外包括2個(gè)與非門構(gòu)成反饋邏輯控制預(yù)分頻器的分頻比；檢測和置數(shù)邏輯電路由5個(gè)與門和1個(gè)或門構(gòu)成。D觸發(fā)器和邏輯門電路都是由基于SCL結(jié)構(gòu)的模擬電路實(shí)現(xiàn)，全差分結(jié)構(gòu)。在P計(jì)數(shù)器和S計(jì)數(shù)器中，每個(gè)D觸發(fā)器構(gòu)成一個(gè)2分頻器，每個(gè)2分頻器再級聯(lián)。檢測和置數(shù)邏輯的功能是使得P計(jì)數(shù)器和S計(jì)數(shù)器計(jì)數(shù)完后自動(dòng)置數(shù)，這部分的設(shè)計(jì)很關(guān)鍵，直接影響了整個(gè)分頻器的工作頻率，在本文中提出了一種新的檢測和置數(shù)邏輯，提高了分頻器的工作性能和工作頻率。以下通過對比傳統(tǒng)的檢測置數(shù)邏輯和改進(jìn)后的檢測與置數(shù)邏輯來說明改進(jìn)后的優(yōu)勢。