- IIS接口的FPGA實現(xiàn),在嵌入式系統(tǒng)中經(jīng)常采用IIS(Inter-IC Sound)總線連接專用音頻器件以實現(xiàn)音頻輸入輸出。不少嵌入式處理器帶有專用的通過操作特殊功能寄存器實現(xiàn)對外接音頻器件的操作，但也有一些嵌入式處理器沒有擴展IIS總線，如ARM7
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實現(xiàn) FPGA 接口 IIS
- 摘要：電荷耦合器件(CCD)作為一種新型的光電器件，被廣泛地應用于非接觸測量。而CCD驅動設計是CCD應用的關鍵問題之一。為了克服早期CCD驅動電路體積大，設計周期長，調試困難等缺點，以線陣CCD圖像傳感器TCD1251UD為
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FPGA CCD 線陣 驅動設計
- 摘要：為了解決高速數(shù)據(jù)采集以及數(shù)據(jù)傳輸問題，設計了基于USB通信的FPGA高速數(shù)據(jù)采集系統(tǒng)。方案以FPGA為控制核心，實現(xiàn)A／D控制、數(shù)據(jù)緩存雙口RAM和控制CY7C68013A三個功能。系統(tǒng)采用Verilog HDL語言，通過ISE軟件編
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數(shù)據(jù)采集 系統(tǒng) 高速 FPGA USB 通信 基于
- 1、引言 最佳聲納系統(tǒng)的設計需要從聲納波形、聲納信道和聲納接收機三方面進行綜合考慮[1]。在聲納信道 ...
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ARM FPGA 聲納波形產生
- 摘要：為實現(xiàn)線性調頻信號的數(shù)字脈沖壓縮，設計一個FPGA硬件平臺，并著重提出一種基于FPGA IP核的脈沖壓縮設計方法。針對脈沖壓縮進行了理論分析和Matlab仿真，設計完成后對系統(tǒng)軟、硬件進行了全面測試，并根據(jù)實測數(shù)
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FPGA 線性調頻信號 IP核 脈沖壓縮
- 摘要：針對分辨率為1 024times;768的LCoS屏編寫了Verilog HDL驅動代碼，在quartusⅡ9．1平臺上綜合編譯，并在Altera的FPGA芯片EP3C5E14 4C8上進行了功能驗證和實際輸出信號測量。采用異步FIFO結構解決了跨異步時鐘域
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FPGA LCoS 驅動 圖像處理
- 引言
隨著計算機科技的發(fā)展，無紙辦公日益成為各單位日常辦公的主要形式。而隨著USB存儲設備日益廣泛的使用，數(shù)據(jù)泄漏的危害也越來越嚴重。因此在單位內部對USB存儲設備的操作權限進行控制是很有必要的。
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CPLD FPGA USB 讀寫
- 在電力調度自動化系統(tǒng)中，測量電壓和頻率是最重要的功能。如何快速、準確地采集顯得尤為重要。目前根據(jù)采集信...
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FPGA 交流電測量儀
- 摘要：與通常采用外圍的CPLD器件和CPU來產生配置接口控制邏輯的方法不同，本文設計了采用嵌入到FPGA的Leon3開源CPU軟核來控制實現(xiàn)Virtex系列FPGA的SelectMap接口配置的方法，可將其應用于對FPGA芯片的在線配置。該方
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SelectMap Leon3 FPGA 軟核
- 存儲器是用來存儲程序和數(shù)據(jù)的部件，有了存儲器，計算機才有記憶功能，才能保證正常工作。它根據(jù)控制器指定的位置存進和取出信息。 引言 只要在現(xiàn)在的市場上走一圈就會發(fā)現(xiàn)，大部分的中小規(guī)模 LED LED（L
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FPGA MCU LED 大屏幕
- 摘要：詳細分析了SVPWM的原理，介紹一種根據(jù)負載的功率因子來決定電壓空間零矢量的分配與作用時間的SVPWM算法，使得橋臂開關在通過其電流最大時的一段連續(xù)時間內沒有開關動作。這樣在提高開關頻率的同時減小了開關電
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SVPWM FPGA 開關損耗 算法
- 摘要 給出了一種由FPGA實現(xiàn)的無線傳感器網(wǎng)絡MAC控制器的設計方法，采用自頂向下的方法設計各個模塊，并在QuartusII8.0完成了仿真，該控制器主要支持IEEE802．15．4協(xié)議。測試結果表明，該MAC控制器支持20～250 kbmi
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FPGA MAC 無線傳感器網(wǎng)絡 控制器
- 萊迪思半導體公司和FLEXIBILIS Oy日前宣布了即可獲取Flexibilis以太網(wǎng)交換(FES)IP核。三速(10Mbps/100Mbps/1Gbps)FES IP核工作在以太網(wǎng)第2層，每個端口具有Gigabit的轉換能力。支持Gigabit光纖和Gigabit雙絞線銅以太網(wǎng)接口。支持的服務質量高達每端口四個隊列。這些以太網(wǎng)交換IP核有五個版本，根據(jù)端口數(shù)和功能而不同：
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萊迪思 FPGA
- 摘要：在SoC開發(fā)過程中，基于FPGA的原型驗證是一種有效的驗證方法，它不僅能加快SoC的開發(fā)，降低SoC應用系統(tǒng)的開發(fā)成本，而且提高了流片的成功率。文章主要描述了基于FPGA的SoC原型驗證的設計與實現(xiàn)，針對FPGA基驗證
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FPGA SoC 原型驗證
- 摘要：使用Verilog HDL硬件描述語言完成了對CAN總線控制器的設計，能夠實現(xiàn)符合CAN2．0A協(xié)議的所有功能。本總線控制器的外部接口采用Altera公司開發(fā)的Avalon總線接口，增強了控制器的應用靈活性。本設計使用Modelsim
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FPGA CAN 線控 制器設計
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