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FPGA設(shè)計：時序就是全部

  • 　　當(dāng)你的FPGA設(shè)計不能滿足時序要求時，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實現(xiàn)工具來優(yōu)化設(shè)計從而滿足時序要求，也需要設(shè)計者具有明確目標(biāo)和診斷/隔離時序問題的能力。設(shè)計者現(xiàn)在有一些小技巧和幫助來設(shè)置時鐘;使用像Synopsys Synplify Premier一樣的工具正確地設(shè)置時序約束;然后調(diào)整參數(shù)使之滿足賽靈思FPGA設(shè)計性能的目標(biāo)。 　　會有來自不同角度的挑戰(zhàn)，包括： 　　● 更好的設(shè)計計劃，例如完整的和精確的時序約束和時鐘規(guī)范 　　● 節(jié)約時間的設(shè)計技術(shù)，例如為更好的性能結(jié)
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用Synplify Premier加快FPGA設(shè)計時序收斂

  • 傳統(tǒng)的綜合技術(shù)越來越不能滿足當(dāng)今采用 90 納米及以下工藝節(jié)點實現(xiàn)的非常大且復(fù)雜的 FPGA 設(shè)計的需求了。問題是傳統(tǒng)的 FPGA 綜合引擎是基于源自 ASIC 的方法，如底層規(guī)劃、區(qū)域內(nèi)優(yōu)化 (IPO,In-place Optimization) 以
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Synopsys新版Synplify FPGA綜合軟件提高基于FPGA原型驗證的效能

  • 全球領(lǐng)先的電子器件和系統(tǒng)設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)（IP）供應(yīng)商新思科技公司日前宣布：推出其最新版的Synplify Pro? 和Synplify? Premier 現(xiàn)場可編程門陣列（FPGA）綜合工具。Synplify 2012.03產(chǎn)品包括改進(jìn)的綜合算法，它將運(yùn)行時間提速最高達(dá)30%。此外，Synplify Premier軟件通過一種新的容錯并繼續(xù)功能而得到增強(qiáng)，以滿足FPGA設(shè)計師對快速周轉(zhuǎn)時間的需求；該軟件能使設(shè)計師在最后的硬件描述語言（HDL）編譯環(huán)節(jié)生成一份報告，并修正所有源自丟失或不正
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ModelSim+Synplify+Quartus的Altera FPGA的仿真實現(xiàn)

  • ModelSim+Synplify+Quartus的Altera FPGA的仿真實現(xiàn),工作內(nèi)容:
    1、設(shè)計一個多路選擇器，利用ModelSimSE做功能仿真；
    2、利用Synplify Pro進(jìn)行綜合，生成xxx.vqm文件；
    3、利用Quartus II導(dǎo)入xxx.vqm進(jìn)行自動布局布線，并生成xxx.vo(Verilog
    4、利用ModelSimSE做
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使用FPGA測試的一些有效方法(05-100)

  • 　　隨著芯片設(shè)計技術(shù)越來越成熟,越來越多的產(chǎn)品選擇使用SoC的技術(shù)實現(xiàn)。然而,每一次流片不一定都能達(dá)到預(yù)期的效果。根據(jù)Synopsys公司統(tǒng)計,有超過60%的公司需要重新流片。在這個過程中浪費了大量的金錢,一次修正平均的花費就超過100萬美元。如果一旦錯過了商品推出的最佳時機(jī),那么錯過市場機(jī)會的代價則以數(shù)千萬美元計,甚至更高。據(jù)統(tǒng)計,在需要respin的芯片中有43%是在前端的設(shè)計和實現(xiàn)的時候產(chǎn)生的邏輯功能錯誤。如何避免或減小如此高的風(fēng)險是每一個設(shè)計單位思考的問題。
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