多路可編程PWM芯片設(shè)計

　　圖5 輸出結(jié)果與程序設(shè)定的周期和PWM波形完全一致

　　從圖5中，可以看到PWM輸出信號，在ClkGen的CycleScale信號的控制下周期輸出編程設(shè)定的PWM波形，并能異步響應(yīng)ChannelHold_b信號的輸出控制。

　　PWM的FPGA驗證，采用8bits數(shù)據(jù)接口，89c51[4]做外圍控制器(12MHz)，對PWM進行操作。為了方便與單片機接口，將74LS373鎖存器內(nèi)置到PWM中。整個數(shù)字設(shè)計部分見圖6。

　　圖6 PWM+L74LS373電路圖(與51單片機驗證)

　　通過Synplify Pro編譯后的結(jié)果顯示：

　　ProjectTopModule ： PWMTopFor8051

　　Estimated Frequency： 72.9 MHz

　　Total LUTs： 1478 of 4160 (35%)

　　占用FPGA資源35%。針對51系列的單片機而言，PWM可運行的頻率遠(yuǎn)超過系統(tǒng)頻率。因此在讀寫時序上可以完全保證整個設(shè)計的可靠性。

　　將編譯后的pof文件下載到APEX20KE EP20K100E TQ144-2X(Altera) fpga[5]驗證板。采用40MHz的FPGA時鐘。根據(jù)先前軟件仿真的步驟，將讀寫操作轉(zhuǎn)換為單片機程序燒錄到單片機。最后的結(jié)果通過示波器我們可以清楚的看到實際輸出與設(shè)計完全一致。芯片采用.35工藝，一次流片成功后，測試結(jié)果顯示結(jié)果非常理想，實現(xiàn)了當(dāng)初的設(shè)計要求。

　　參考文獻(xiàn)：

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　　[3] ModelSim Book Case, Mentor Graph 公司, 2006年

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　　[5] EDA先鋒工作室, 吳繼華, 王誠編著. Altera FPGA/CPLD 設(shè)計 (高級篇)[M]. 人民郵電出版社, 2005年