基于DSP的簡易數(shù)字頻率計

硬件設計

　　如圖4所示，將被測信號經(jīng)過高速運放OPA2690進行放大，在經(jīng)過高速比較器TL3016進行整形[3]，由于比較器在對低頻正弦波信號進行整形時，輸出波形的邊沿有比較嚴重的抖動，影響測量。解決辦法是對比較器加入正反饋，加速信號邊沿，同時形成滯環(huán)，可有效消除抖動。整形后的信號經(jīng)過高速施密特觸發(fā)SN74LVC1G14進行限幅和進一步整形。測量部分主要使用DSP2812芯片上定時器T1的時鐘輸入引腳TCLKINA、定時器T1的比較輸出引腳T1PWM和捕獲單元CAP1的輸入引腳CAP1，即可完成頻率測量。通訊部分選擇MAX3221作為RS-232電平轉換器件，通過9芯標準RS-232口與上位機進行串行通信。主要使用了DSP的串行通信發(fā)送引腳SCIRXD和串行通信接收引腳SCITXD。

圖4  硬件電路連接圖

軟件設計

　　軟件設計部分主要包括以下四部分：

　　·初始化：對變量參數(shù)、系統(tǒng)時鐘、PIE、EV、Flash、GPIO等進行配置。
　　·中斷模塊：SCI中斷和定時器T2、T3上溢中斷。
　　·數(shù)據(jù)處理模塊：分段+取算術平均值。
　　·輸出操作模塊：數(shù)據(jù)經(jīng)RS-232傳給上位機。

　　圖5為測頻率、周期軟件流程圖，圖6為定時器2的溢出中斷流程圖。

圖5  測頻率、周期流程圖

圖6  定時器T2溢出中斷流程圖

　　在該部分初始化時，要進行以下配置：通用定時器T1時鐘輸入為外部定時器時鐘，通用定時器T2時鐘輸入為內部時鐘輸入，用來對標準脈沖進行計數(shù)，該標準脈沖由外部30MHz的有源晶振提供；捕獲單元1設置為上升沿捕獲，用來捕獲T1PWM引腳輸出PWM波的上升沿，在每次比較匹配時讀取定時器T2的計數(shù)值T2CNT，該值保存在CAP1FIFO內。初始化時要將捕獲單元1的狀態(tài)寄存器中的FIFO堆棧狀態(tài)設置成空堆棧；將定時器T1的定時周期設置為4個被測信號的周期長度，通過測得的定時器T1的一個定時周期內的標準脈沖的個數(shù)，計算出被測信號頻率，然后對被測信號進行分段，分別為低頻段(小于46.875Hz)，中頻段(大于46.875Hz，小于2343.75KHz)，以及高頻段(大于2343.75 KHz)，其中分段的依據(jù)是定時器的計數(shù)飽和值為65536和計數(shù)個數(shù)應大于等于1。若信號頻率為中高頻段則重新配置定時器T1，定時器T2的寄存器，來改變定時周期以及每個門閘時間內的高頻填充脈沖的個數(shù)。在定時器T1的下一個定時周期內計算出頻率和周期。另外，定時器T2的溢出次數(shù)要在第一次發(fā)生比較匹配時清零，而是否是第一次發(fā)生比較匹配則通過設置一個標志來判斷。當溢出次數(shù)清零后才開始記溢出次數(shù)，直到第二次發(fā)生比較匹配。

下一步改進意見

　　該方法的測量誤差主要來自硬件部分，整形電路的優(yōu)劣直接關系到測量精度的高低。所以我們下一步的工作就是改進整形電路的整形效果和抗干擾性能，盡最大可能減小信號整形帶來的誤差。

　　由于DSP定時器在計數(shù)時存在計數(shù)飽和的情況，因此在實現(xiàn)該等精度測量時存在上限，即當被測信號頻率高于高頻填充脈沖的頻率時，該方法就不能實現(xiàn)等精度了?？梢栽谠摲桨傅幕A上進行以下處理：選擇定時器T1定時周期內被測信號的個數(shù)固定，可設置T1PR為65529，同時將定時器T2的時鐘修改為75MHz，這樣就能保證每個門閘時間內高頻填充脈沖的個數(shù)，從而在對高頻信號實現(xiàn)頻率和周期測量時保證了精度。

　　但選擇定時器T1時鐘輸入為外部時鐘時對被測信號的輸入范圍存在限制，如果要進一步提高測量的信號的范圍，使得范圍達到上百兆或上G赫茲，可以考慮相位測量的方法，將被測信號設為360度，根據(jù)被測信號與標準信號之間的X度相位差，計算被測信號頻率。

參考文獻：

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