基于多路移相時(shí)鐘的瞬時(shí)測(cè)頻模塊設(shè)計(jì)

　　0 引 言

　　目前，脈沖雷達(dá)的脈內(nèi)信號(hào)分析一直是研究的熱點(diǎn)和難點(diǎn)，如何能更快速，準(zhǔn)確的對(duì)脈內(nèi)載波頻率測(cè)量成為研究人員關(guān)注的目標(biāo)，與此同時(shí)高精度頻率源在無(wú)線電領(lǐng)域應(yīng)用越來(lái)越廣泛，對(duì)頻率測(cè)量設(shè)備有了更高的要求，因此研究新的測(cè)頻方法對(duì)開(kāi)發(fā)低成本、小體積且使用和攜帶方便的頻率測(cè)量設(shè)備有著十分重要的意義。本文根據(jù)雷達(dá)發(fā)射機(jī)頻率快速變化的特點(diǎn)，采用目前新型的邏輯控制器件研究新型頻率測(cè)量模塊，結(jié)合等精度內(nèi)插測(cè)頻原理，對(duì)整形放大后的脈沖直接計(jì)數(shù)，實(shí)現(xiàn)對(duì)下變頻后單脈沖包絡(luò)的載波快速測(cè)頻。具有測(cè)量精度高，測(cè)量用時(shí)短的特點(diǎn)，能作為脈沖雷達(dá)單脈沖瞬時(shí)測(cè)頻模塊。
 
        1 移相時(shí)鐘計(jì)數(shù)法測(cè)頻原理

　　移相時(shí)鐘計(jì)數(shù)法以等精度測(cè)頻法為基礎(chǔ)，是一種新的內(nèi)插技術(shù)，其多路同頻但不同相位的時(shí)鐘由FPGA內(nèi)部的PLL產(chǎn)生，然后分別傳送到相應(yīng)的計(jì)數(shù)器計(jì)數(shù)，在實(shí)際閘門(mén)開(kāi)啟時(shí)段各計(jì)數(shù)器同時(shí)計(jì)數(shù)；實(shí)際閘門(mén)關(guān)閉后，再將總計(jì)數(shù)值用于測(cè)頻運(yùn)算。具體方法為：實(shí)際閘門(mén)作為關(guān)鍵邏輯信號(hào)，通過(guò)全局時(shí)鐘布線和4個(gè)同步計(jì)數(shù)器的計(jì)數(shù)使能端(cnt_ena)相連，作為計(jì)數(shù)器的計(jì)數(shù)使能信號(hào)；四路時(shí)鐘信號(hào)作為計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘，分別和4個(gè)計(jì)數(shù)器的時(shí)鐘端(clk)相連，實(shí)現(xiàn)4個(gè)計(jì)數(shù)器對(duì)實(shí)際閘門(mén)脈寬計(jì)數(shù)，計(jì)數(shù)器設(shè)置為在時(shí)鐘上升沿加1計(jì)數(shù)。設(shè)4個(gè)計(jì)數(shù)器的計(jì)數(shù)值分別為ns1、ns2、ns3、ns4，假設(shè)總計(jì)數(shù)值為N′s，由于每個(gè)計(jì)數(shù)器計(jì)數(shù)值的變動(dòng)都會(huì)使N′s的值發(fā)生變動(dòng)，而n21、ns2、ns3、ns4對(duì)應(yīng)的計(jì)數(shù)時(shí)鐘相互有90°的相位差(Tdk／4計(jì)數(shù)時(shí)間)，則計(jì)數(shù)值N′s會(huì)在每Tdk／4時(shí)間增加1。等效于將一路標(biāo)準(zhǔn)計(jì)數(shù)時(shí)鐘進(jìn)行4倍頻。在一次測(cè)量結(jié)束后(即實(shí)際閘門(mén)關(guān)閉)，再利用公式 計(jì)算得到實(shí)際閘門(mén)脈寬測(cè)量值，則等精度測(cè)頻公式：
 
　　對(duì)比式(1)和(2)可知，將4個(gè)計(jì)數(shù)器計(jì)數(shù)值ns1、ns2、ns3、ns4求和運(yùn)算的結(jié)果作為新的計(jì)數(shù)值進(jìn)行測(cè)頻運(yùn)算，其測(cè)頻結(jié)果等效為將標(biāo)準(zhǔn)頻率4倍頻。該結(jié)論也可從相對(duì)誤差的角度進(jìn)行說(shuō)明，由于等精度測(cè)頻法的實(shí)際閘門(mén)和被測(cè)信號(hào)同步，故式(2)中的Nx不存在量化誤差。而實(shí)際閘門(mén)和標(biāo)準(zhǔn)時(shí)鐘不同步，則N′s存在±1量化誤差。則測(cè)頻的相對(duì)誤差為：
 
　　由于計(jì)數(shù)值N′s幾乎為Ns的4倍，故式(2)所對(duì)應(yīng)的誤差是式(1)對(duì)應(yīng)的1／4。即通過(guò)四路移相時(shí)鐘測(cè)頻的方法，在測(cè)量時(shí)間和基準(zhǔn)時(shí)鐘頻率不變的情況下，使測(cè)量的相對(duì)誤差變?yōu)樵`差的1／4，測(cè)量精度提高了4倍。若增加移相時(shí)鐘的路數(shù)，則測(cè)量精度會(huì)進(jìn)一步提高。

　　2新型測(cè)頻模塊總體方案設(shè)計(jì)

　　利用移相時(shí)鐘計(jì)數(shù)法構(gòu)建中頻瞬時(shí)測(cè)量模塊來(lái)實(shí)現(xiàn)頻率的測(cè)量，該測(cè)頻模塊的測(cè)量對(duì)象是脈沖雷達(dá)接收機(jī)下變頻后的中頻信號(hào)?？傮w設(shè)計(jì)目標(biāo)是構(gòu)建一個(gè)數(shù)字化、綜合化、自動(dòng)化的測(cè)試平臺(tái)，能滿足脈內(nèi)測(cè)頻的要求，能進(jìn)行遠(yuǎn)程通信，并有一定的移植型和升級(jí)性，建立系統(tǒng)的基本框架如圖1。

　　整個(gè)系統(tǒng)的工作機(jī)理是：操作人員通過(guò)上位機(jī)人機(jī)界面對(duì)該模塊進(jìn)行參數(shù)設(shè)置和功能選擇，人機(jī)界面的設(shè)定值通過(guò)串口傳輸?shù)絾纹瑱C(jī)，單片機(jī)作為測(cè)量模塊的控制部件，控制FPGA完成相應(yīng)的測(cè)量任務(wù)，F(xiàn)PGA負(fù)責(zé)具體測(cè)頻算法實(shí)現(xiàn)。測(cè)試完成后，測(cè)試結(jié)果通過(guò)單片機(jī)傳送給上位機(jī)人機(jī)界面顯示，兩者通過(guò)RS232串口連接。整個(gè)設(shè)計(jì)中FPGA內(nèi)部的測(cè)頻算法電路為核心電路。

　　3 FPGA測(cè)頻算法電路設(shè)計(jì)

　　采用Altera公司StratixII系列EP2S15F484C5型FPGA為核心控制單元。內(nèi)部的測(cè)頻算法電路主要包括PLL輸出時(shí)鐘的走線、時(shí)序控制單元、數(shù)據(jù)處理單元。這些單元是實(shí)現(xiàn)測(cè)頻算法的核心，需要將各單元按相互提供的接口在FPGA內(nèi)部進(jìn)行連接，構(gòu)成完整的測(cè)頻模塊，實(shí)現(xiàn)等精度測(cè)頻功能。輸入信號(hào)分別為10 MHz的時(shí)鐘信號(hào)、脈沖包絡(luò)信號(hào)和被測(cè)信號(hào)；輸出信號(hào)為時(shí)鐘計(jì)數(shù)值和ns被測(cè)信號(hào)計(jì)數(shù)值nx，其原理總框圖如圖2。

　　利用PLL輸出多路計(jì)數(shù)時(shí)鐘，可在FPGA內(nèi)部通過(guò)PLL級(jí)聯(lián)的方式增大最大倍頻數(shù)。首先利用EPLL將恒溫晶振輸入的10 MHz時(shí)鐘倍頻到50 MHz，傳輸給FPLL作為FPLL的基準(zhǔn)時(shí)鐘。FPLL再將輸入時(shí)鐘倍頻到400 MHz，并移相、抽頭得到四路移相時(shí)鐘。FPLL移相度數(shù)設(shè)置為：0°、90.0°、180°、270.0°，最終實(shí)際度數(shù)和設(shè)置值一致。由于FPLL周?chē)贾昧?根全局時(shí)鐘線，故FPLL的輸出時(shí)鐘全部可通過(guò)GLOBAL器件進(jìn)行全局時(shí)鐘線布線。

　　被測(cè)信號(hào)為脈沖調(diào)制波的載波信號(hào)。該信號(hào)經(jīng)過(guò)整形放大電路處理后形成脈沖串輸入到FPGA的專用時(shí)鐘引腳。由于電路和器件的影響，脈沖串的頭、尾部信號(hào)的幅度和頻率均不穩(wěn)定，在FPGA內(nèi)部表現(xiàn)為頻率波動(dòng)較大，故只能選取脈沖串中間的穩(wěn)定部分作為測(cè)量對(duì)象。