SDRAM接口的VHDL設(shè)計(jì)
作者：清華大學(xué)電子工程系 沙燕萍 曾烈光
時(shí)間：2008-06-13
來源：電子技術(shù)應(yīng)用
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3.2 SDRAM寫操作時(shí)序設(shè)計(jì)
本文引用地址：http://2s4d.com/article/84168.htm當(dāng)數(shù)據(jù)轉(zhuǎn)移方向?yàn)閺碾p口RAM到SDRAM時(shí)，如果SDRAM寫操作行地址未發(fā)生變化，可以滿足每時(shí)鐘周期寫入一次數(shù)據(jù)的高速操作。但是當(dāng)SDRAM行地址發(fā)生變化時(shí)，必須返回預(yù)充狀態(tài)，由于從SDRAM的寫命令輸入到SDRAM數(shù)據(jù)輸入之間沒有延時(shí)，所以判斷下一寫操作的行 地址是否發(fā)生變化無需提前判斷，因此寫操作狀態(tài)轉(zhuǎn)移圖比讀操作部分簡(jiǎn)單。寫操作部分的狀態(tài)轉(zhuǎn)移圖如圖３所示。
在所設(shè)計(jì)的讀、寫操作時(shí)序中，SDRAM地址、數(shù)據(jù)、控制信號(hào)和RAM部分的地址、數(shù)據(jù)、讀寫控制信號(hào)均由有限狀態(tài)機(jī)產(chǎn)生，因此在狀態(tài)轉(zhuǎn)移過程中還必須仔細(xì)考慮RAM部分輸出控制信號(hào)的時(shí)序關(guān)系。
?。?VHDL實(shí)現(xiàn)
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