Altera實現(xiàn)對新的JEDEC DDR3 SDRAM標準的支持

　　Altera宣布，在FPGA業(yè)界實現(xiàn)了對高性能DDR3存儲器接口的全面支持。在最近通過的JESD79-3 JEDEC DDR3 SDRAM標準下，Altera Stratix® III系列FPGA可以幫助設(shè)計人員充分發(fā)揮DDR3存儲器的高性能和低功耗優(yōu)勢，這類存儲器在通信、計算機和視頻處理等多種應(yīng)用中越來越關(guān)鍵。

　　這些應(yīng)用處理大量的數(shù)據(jù)，需要對高性能存儲器進行快速高效的訪問。符合JESD79-3 JEDEC DDR3 SDRAM標準可滿足DDR3存儲器的1.5V低功耗電壓供電要求，在下一代系統(tǒng)中，使系統(tǒng)功耗降低了30％，而性能更好，存儲器容量更大，同時保持了對現(xiàn)有DDR應(yīng)用的軟件兼容性。

　　Stratix III FPGA支持直接嵌入到I/O單元中的讀寫均衡功能。這可以保證符合JEDEC寫入均衡要求，校正到達FPGA的數(shù)據(jù)。DDR3 DRAM生產(chǎn)商Elpida、Micron、Qimonda、Samsung和Hynix都能夠為今后的最終產(chǎn)品使用提供合格的各種速率和容量的DDR3存儲器。

　　DDR3中使用的飛越(fly-by)終端提高了信號完整性，但是導(dǎo)致時鐘和數(shù)據(jù)信號之間出現(xiàn)飛行時間斜移(flight time skew)。Altera針對高速工作提供交錯DQ信號，從而補償了斜移。

　　DR3存儲器滿足了當今高級存儲器應(yīng)用對低功耗和高性能的需求。Stratix III FPGA 24個模塊化I/O塊上的1,104個用戶I/O引腳均支持DDR3 SDRAM高速外部存儲器接口，所有I/O塊都有專用DQS邏輯，每個I/O含有31個嵌入式寄存器，可最大程度地發(fā)揮DDR3的性能。Stratix III器件支持最大時鐘速率400 MHz、最大數(shù)據(jù)速率800 Mbps的DDR3。

　　Stratix III FPGA開發(fā)設(shè)計使用Quartus® II設(shè)計軟件7.1訂購版，可在www.altera.com/download下載。Stratix III FPGA將于8月份開始發(fā)售。

　　DDR3 SDRAM標準包括特性、功能、直流和交流特征參數(shù)、封裝以及球腳/信號分配等。該標準定義了x4、x8和x16 DDR3 SDRAM器件JEDEC兼容512 Mbits至8 Gbits的最小要求。JEDEC是半導(dǎo)體行業(yè)標準的領(lǐng)先開發(fā)者。可以從JEDEC網(wǎng)站www.jedec.org下載上個月公布的DDR3標準。