基于DSP的車載GPS/DR組合導航系統(tǒng)硬件設計方案

　　1 引言

　　目前，差分GPS水平定位精度已經(jīng)達到3"5m，完全滿足車輛定位精度的要求。但是，由于在城市高建筑群中或穿過立交橋時，常常會出現(xiàn)GPS信號遮擋問題，導致GPS不能正常定位。航位推算(DR)是常用的車輛定位技術，但方向傳感器隨時間積累誤差較大，不能單獨、長時間地使用。采用組合導航系統(tǒng)能夠利用GPS系統(tǒng)提供的位置和速度信息對DR系統(tǒng)的誤差進行實時的校正和補償;當GPS信號失鎖時，又可通過DR系統(tǒng)完成航位推算，提高了組合導航系統(tǒng)的可靠性。

　　組合導航系統(tǒng)除了要完成大量運算處理工作外，還要實現(xiàn)慣性測量單元IMU(陀螺儀和加速度計)和GPS等傳感器的數(shù)據(jù)采集、與外部系統(tǒng)的通信、時序邏輯控制和人機接口等功能。在這種情況下，如果僅用一片DSP芯片，則系統(tǒng)的實時性能較差，因此多數(shù)組合系統(tǒng)都采用兩個或多個DSP或是由一個或幾個通用的微處理器MPU加上一個DSP構成主從式多處理器系統(tǒng)的方案。而目前利用DSP與FPGA結合的方案來處理高速的數(shù)字信號越來越被廣泛采用。

　　2 GPS/DR組合導航系統(tǒng)組成

　　該GPS/DR組合系統(tǒng)具有接收和處理里程計信息、電子羅盤信息、慣性測量單元IMU以及GPS的信息的功能，其系統(tǒng)組成主框圖如圖1所示。

　　圖1 組合導航系統(tǒng)的組成框圖

　　GPS提供的絕對位置信息可以為DR提供推算定位的初始值并進行誤差校正;另一方面，DR的推算結果可以用于補償部分GPS定位中的隨機誤差，從而平滑定位軌跡。所以，利用適當?shù)姆椒▽煞N系統(tǒng)組合起來，充分利用其定位信息的互補性，就能夠獲得比單獨使用任何一種方法時都要高的定位精度和可靠性。

　　2 中心處理單元的組成

　　目前導航系統(tǒng)已經(jīng)發(fā)展成為采用多傳感器數(shù)據(jù)融合的組合導航系統(tǒng)，導航計算機在完成復雜計算的同時，還要進行大量的數(shù)據(jù)通信，因此必須具有豐富的通信接口，完成傳感器數(shù)據(jù)的采集、傳輸任務。這就需要中心處理單元能夠在進行與外部通信的同時，還要保證計算精度和運算速度。

　　通過對系統(tǒng)進行功能分析，導航計算機需要完成數(shù)據(jù)采集、數(shù)據(jù)處理和數(shù)據(jù)輸出功能。數(shù)據(jù)輸入部分主要完成各種傳感器輸出數(shù)據(jù)的采集;數(shù)據(jù)處理部分主要完成數(shù)據(jù)濾波、微型慣性測量元件的誤差補償和初始對準、卡爾曼濾波以及進行導航參數(shù)解算等等;數(shù)據(jù)輸出部分主要負責導航參數(shù)輸出，應用于定位導航或者下一步需要的輸入。由于采用多種傳感器進行信息融合，需要較多的外圍通信接口，同時，外部傳感器數(shù)據(jù)輸出通信主要通過符合RS-232標準的異步串行通信口進行，如果和中央處理器直接相連，大量的中斷響應必將影響到CPU的處理速度，目前各種MCU、MPU可以提供的串口資源也是有限的。傳統(tǒng)的設計很多都是采用PC104作為系統(tǒng)的中心處理器，PC104體積大，價格高，不利于系統(tǒng)的小型化、低功耗和低成本的實現(xiàn)。因此，本設計考慮采用DSP+FPGA+TL16C554的方案進行設計，其中 DSP完成主要的導航參數(shù)計算，利用TL16C554進行外部通信接口的擴展，F(xiàn)PGA完成串口的模擬以及相應的邏輯控制以保證三者之間通過數(shù)據(jù)線的高速通信，提高系統(tǒng)的運行效率和運算精度。

　　中心處理單元的核心處理器要完成大規(guī)模的矩陣運算和代數(shù)運算，因此系統(tǒng)選用浮點DSP 芯片TMS320VC33。該芯片具有150MFLOPS和75MIPS的運算速度，單指令周期13ns。TMS320VC33通過提高硬件功能來提高速度，而其他處理器是通過改善軟件功能或編碼速率來提高速度的。這種通過硬件來提高性能的方式在以往單芯片DSP上是不可能實現(xiàn)的。處理器具有在單個周期內對整數(shù)，浮點數(shù)據(jù)同時執(zhí)行并行乘法算數(shù)運算的強大功能。同時該芯片具有低功耗，低成本等特點，滿足系統(tǒng)的設計要求。

　　FPGA具有可編程特性，能夠方便地完成我們所需要的邏輯功能。利用FPGA來擴展外圍通信接口，主要是擴展TTL電平的串行通信口作為系統(tǒng)的備用。根據(jù)完成串行通信的資源需求以及今后擴展使用的考慮，這里采用ALTERA公司的ACEX1K 30(以下簡稱ep1k30)來完成這項工作。ep1k30可以提供119000門的資源，具有1728個邏輯宏單元，可以實現(xiàn)UART串口，并同時能夠完成相應的譯碼、邏輯控制等功能。

　　系統(tǒng)包含有多個傳感器，這就要求處理器要擴展出多個串口。DSP芯片TMS320VC33本身有串行通信口，如果直接利用DSP片上的串口資源進行串行通信，只適用于傳輸數(shù)據(jù)比較少，傳輸速率慢的場合，[ ]其軟件編程比較復雜，而且控制串行通訊要占用很大的系統(tǒng)資源，影響傳感器的實時處理功能，因此， 本系統(tǒng)采用了TI公司生產(chǎn)的4通道異步收發(fā)器集成芯片TL16C554擴展DSP串口，實現(xiàn)傳感器與導航計算機的通信。該芯片是一種具有串行異步通信接口的大規(guī)模集成電路芯片，可以實現(xiàn)數(shù)據(jù)的并/串、串/并的轉換功能。其內部帶有16字節(jié)的FIFO緩沖器。在FIFO模式下，傳輸和接收前將數(shù)據(jù)緩沖為16字節(jié)數(shù)據(jù)包，減少了CPU的中斷數(shù)量。內部包含4片改良的16C550異步傳輸器件，使得串行I/O更加可靠。

　　中心處理單元的整體硬件設計框圖如圖2。

　　系統(tǒng)充分發(fā)揮了DSP進行加、乘運算的優(yōu)勢，實現(xiàn)了導航參數(shù)的實時運算，并利用FPGA和16C554擴展外圍通信接口，將串行數(shù)據(jù)轉為并行數(shù)據(jù)后通過數(shù)據(jù)總線同DSP進行通信，把處理器從大量的I/O中斷響應負擔中解脫出來，提高CPU的運行效率。解算后的導航參數(shù)再通過數(shù)據(jù)總線到FPGA經(jīng)過轉化后以串行數(shù)據(jù)的格式輸出。同時，考慮到IMU數(shù)據(jù)量較大，數(shù)據(jù)更新率大于100Hz，并不把收到的每一包數(shù)據(jù)直接發(fā)送到DSP，而是首先進行濾波處理后，再通過一個FIFO，暫時將數(shù)據(jù)存儲起來，在數(shù)據(jù)量達到一定程度的時候，再通知DSP把這些數(shù)據(jù)取走，這樣做可以進一步減輕DSP的負擔，提高運行效率。