降低工業(yè)應(yīng)用的總體擁有成本

　　摘要：大約三分之一的嵌入式設(shè)計(jì)人員考慮在嵌入式應(yīng)用中采用FPGA，他們認(rèn)為在設(shè)計(jì)中使用FPGA過(guò)于昂貴。但是，從系統(tǒng)級(jí)了解總體擁有成本(TCO) (由產(chǎn)品生命周期中的開(kāi)發(fā)、改進(jìn)、替換和維護(hù)成本來(lái)衡量)，您會(huì)發(fā)現(xiàn)FPGA是分立微控制器(MCU)/數(shù)字信號(hào)處理器(DSP)/ASSP產(chǎn)品靈活的競(jìng)爭(zhēng)方案。

　　引言

　　工業(yè)自動(dòng)化和過(guò)程控制生產(chǎn)商一直面臨持續(xù)的全球競(jìng)爭(zhēng)和經(jīng)濟(jì)壓力，商業(yè)模式和利潤(rùn)不斷受到威脅，不得不應(yīng)對(duì)成本挑戰(zhàn)，包括：

　　● 利潤(rùn)和研發(fā)投入;
　　● 產(chǎn)品及時(shí)面市壓力以適應(yīng)經(jīng)濟(jì)狀況的變化;
　　● 高效使用有限的資源以更新和替換現(xiàn)有產(chǎn)品，或者發(fā)布新產(chǎn)品;
　　● 管理產(chǎn)品生命周期。

　　本文使用一個(gè)設(shè)計(jì)實(shí)例來(lái)幫助包括系統(tǒng)、硬件和軟件工程師在內(nèi)的設(shè)計(jì)人員理解怎樣利用Altera Cyclone^®和MAX^® 10 FPGA來(lái)降低總體擁有成本(TCO)，它由系統(tǒng)生命周期內(nèi)的開(kāi)發(fā)、改進(jìn)、替換和維護(hù)成本來(lái)衡量。如圖1所示，較低的TCO直接提高了毛利潤(rùn)，從而減緩了當(dāng)今大部分設(shè)計(jì)團(tuán)隊(duì)所面臨的壓力。

　　FPGA降低了TCO

　　為闡述Altera Cyclone和MAX 10 FPGA是怎樣降低TCO的，本文使用驅(qū)動(dòng)控制應(yīng)用程序(圖2)作為一個(gè)實(shí)例，用于解決用戶(hù)可能面臨的工業(yè)設(shè)計(jì)難題。MCU和DSP是目前這種運(yùn)動(dòng)/驅(qū)動(dòng)控制體系結(jié)構(gòu)的基礎(chǔ)，同時(shí)FPGA體系結(jié)構(gòu)發(fā)展很快。MCU/DSP體系結(jié)構(gòu)有很好的用戶(hù)基礎(chǔ)，其成熟的體系結(jié)構(gòu)、開(kāi)發(fā)工具以及運(yùn)動(dòng)控制算法主要用于單軸驅(qū)動(dòng)應(yīng)用中。驅(qū)動(dòng)系統(tǒng)越來(lái)越復(fù)雜，驅(qū)動(dòng)控制軸數(shù)量也越來(lái)越多，產(chǎn)品功能在增加，MCU/DSP體系結(jié)構(gòu)在性能上很快便不能滿(mǎn)足要求，無(wú)法靈活地應(yīng)對(duì)市場(chǎng)需求的變化。隨著系統(tǒng)性能的提高，設(shè)計(jì)人員只能提高M(jìn)CU/DSP頻率，優(yōu)化某一點(diǎn)的軟件算法。

　　為解決這一問(wèn)題，設(shè)計(jì)人員使用多個(gè)DSP器件，結(jié)合DSP和MCU器件，或者同時(shí)使用MCU/DSP器件以及FPGA來(lái)劃分其設(shè)計(jì)的性能和功能。雖然MCU/DSP體系結(jié)構(gòu)能夠在一定程度上重新使用代碼，但是，重新使用經(jīng)過(guò)高度優(yōu)化的代碼會(huì)付出很大的勞動(dòng)，很難進(jìn)行劃分并將其應(yīng)用到新器件中。

　　過(guò)渡到工業(yè)以太網(wǎng)

　　工業(yè)網(wǎng)絡(luò)過(guò)渡到基于以太網(wǎng)的網(wǎng)絡(luò)，通常需要將驅(qū)動(dòng)系統(tǒng)連接至這些工廠(chǎng)網(wǎng)絡(luò)。而MCU和一些較新的數(shù)字信號(hào)處理器能夠支持(標(biāo)準(zhǔn))具有軟件開(kāi)銷(xiāo)的以太網(wǎng)TCP/IP，這種組合會(huì)有問(wèn)題，原因如下：

　　● 大部分MCU帶寬不足，大部分?jǐn)?shù)字信號(hào)處理器不能在處理工業(yè)以太網(wǎng)和現(xiàn)場(chǎng)總線(xiàn)協(xié)議的同時(shí)完成驅(qū)動(dòng)控制。

　　● MCU在其PWM輸出上進(jìn)行精確運(yùn)動(dòng)控制的能力有限。

　　● 很多DSP器件無(wú)法滿(mǎn)足TCP/IP堆棧要求，因?yàn)槠潴w系結(jié)構(gòu)缺少支持TCP/IP所需要的字對(duì)齊功能。

　　這些難題意味著設(shè)計(jì)人員不得不使用更多的MCU、ASSP或者FPGA器件以連接目前的產(chǎn)品和工業(yè)網(wǎng)絡(luò)。

　　縮短產(chǎn)品面市時(shí)間

　　使用一個(gè)或者多個(gè)MCU或者DSP器件實(shí)現(xiàn)驅(qū)動(dòng)控制功能，考慮額外的網(wǎng)絡(luò)和安全要求，這都會(huì)將開(kāi)發(fā)時(shí)間延長(zhǎng)18到24個(gè)月。額外的時(shí)間意味著提高了研發(fā)成本，有可能降低收益和利潤(rùn)。當(dāng)電路板上增加額外的元器件時(shí)，也會(huì)增大產(chǎn)品的BOM成本。

　　使用現(xiàn)有軟件

　　軟件工程師可以把他們的MCU/DSP經(jīng)驗(yàn)應(yīng)用到可編程嵌入式CPU上，例如，Altera的雙核ARM Cortex^®-A9 MPCore™，Nios II嵌入式處理器，ARM Cortex-M1和Freescale的ColdFire V1內(nèi)核，這些都可以與Altera FPGA一起使用。

　　當(dāng)今電子產(chǎn)品的功能要比10年前強(qiáng)大得多，而且更加靈活和復(fù)雜，包括使用處理器、操作系統(tǒng)和應(yīng)用軟件所實(shí)現(xiàn)的功能。很多產(chǎn)品已經(jīng)發(fā)展到軟件設(shè)計(jì)上的投入時(shí)間要比硬件設(shè)計(jì)多出很多人工年。這表明，考慮到產(chǎn)品更新，選擇的處理器如果不支持與當(dāng)今系統(tǒng)相同的操作系統(tǒng)，會(huì)需要進(jìn)行大量的軟件導(dǎo)出工作，導(dǎo)致工程在器件選擇和靈活性上受到很大限制。