硬件電路時(shí)序計(jì)算方法與應(yīng)用實(shí)例

　　其中，狀態(tài)類(lèi)信號(hào)是單端LVTTL信號(hào)，接收端利用TSCLK的上升沿對(duì)TSTAT[1:0]采樣，方向?yàn)閺奈锢韺有酒l(fā)往鏈路層芯片;數(shù)據(jù)類(lèi)信號(hào)是差分LVDS信號(hào)，接收端利用TDCLK的上升沿與下降沿對(duì)TDAT[15:0]和TCTL采樣，即一個(gè)時(shí)鐘周期進(jìn)行兩次采樣，方向?yàn)閺逆溌穼有酒l(fā)往物理層芯片。

　　由于接收信號(hào)組與發(fā)送信號(hào)組的時(shí)序分析類(lèi)似，因此本文僅對(duì)發(fā)送信號(hào)組進(jìn)行時(shí)序分析。

　　在本設(shè)計(jì)中，采用Vitesee公司的VSC9128作為鏈路層芯片，VSC7323作為物理層芯片，以下參數(shù)分別從這兩個(gè)芯片的Datasheet中提取出來(lái)。

　　● 狀態(tài)類(lèi)信號(hào)的時(shí)序分析

　　對(duì)狀態(tài)類(lèi)信號(hào)，信號(hào)的流向是從物理層芯片發(fā)送到鏈路層芯片。

　　第一步，確定信號(hào)工作頻率，對(duì)狀態(tài)類(lèi)信號(hào)，本設(shè)計(jì)設(shè)定其工作頻率和時(shí)鐘周期為：

　　Freq=78.125MHz;

　　Tcycle = 1/ Freq = 12.8ns;

　　第二步，從發(fā)送端，即物理層芯片手冊(cè)提取以下參數(shù)^[3]：

　　-1ns < Tco < 2.5ns;

　　第三步，從接收端，即鏈路層芯片手冊(cè)提取建立時(shí)間和保持時(shí)間的要求^[4]：

　　Tsetup(min) = 2ns;

　　Thold(min) = 0.5ns;

　　將以上數(shù)據(jù)代入式1和式2：

　　2.5ns + (T_flight-data - T _flight-clk)_MAX + 2ns < 12.8ns

　　-1ns + (T_flight-data - T _flight-clk)_MIN > 0.5ns 整理得到：

　　1.5ns < (T_flight-data - T _flight-clk) < 8.3ns

　　基于以上結(jié)論，同時(shí)考慮到Vsig = 6inch/ns，可以得到如下結(jié)論，當(dāng)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)走線(xiàn)長(zhǎng)度關(guān)系滿(mǎn)足以下關(guān)系時(shí)，狀態(tài)類(lèi)信號(hào)的時(shí)序要求將得到滿(mǎn)足：TSTAT信號(hào)走線(xiàn)長(zhǎng)度比TSCLK長(zhǎng)9英寸，但最多不能超過(guò)49.8英寸。

　　● 數(shù)據(jù)類(lèi)信號(hào)的時(shí)序分析

　　對(duì)數(shù)據(jù)類(lèi)信號(hào)，信號(hào)的流向是從鏈路層芯片發(fā)送到物理層芯片。

　　第一步，確定信號(hào)工作頻率，對(duì)數(shù)據(jù)類(lèi)信號(hào)，本設(shè)計(jì)設(shè)定其工作頻率為：

　　Freq=414.72MHz;

　　與狀態(tài)類(lèi)信號(hào)不同的是，數(shù)據(jù)類(lèi)信號(hào)是雙邊沿采樣，即，一個(gè)時(shí)鐘周期對(duì)應(yīng)兩次采樣，因此采樣周期為時(shí)鐘周期的一半。采樣周期計(jì)算方法為：

　　Tsample = ½*Tcycle = 1.2ns;

　　第二步，從發(fā)送端，即鏈路層芯片手冊(cè)提取以下參數(shù)^[4]：

　　-0.28ns < Tco < 0.28ns;

　　第三步，從接收端，即物理層芯片資料可以提取如下需求^[3]：

　　Tsetup(min) = 0.17ns;

　　Thold(min) = 0.21ns;

　　將以上數(shù)據(jù)代入式1和式2，需特別注意的是，對(duì)數(shù)據(jù)類(lèi)信號(hào)，由于是雙邊沿采樣，應(yīng)采用Tsample代替式1中的Tcycle：

　　0.28ns + (T_flight-data - T _flight-clk)_MAX + 0.17ns < 1.2ns

　　-0.28ns + (T_flight-data - T _flight-clk)_MIN > 0.21ns

　　整理得到：

　　0.49ns < (T_flight-data - T _flight-clk) < 0.75ns

　　基于以上結(jié)論，同時(shí)考慮到Vsig = 6inch/ns，可以得到如下結(jié)論，當(dāng)數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)走線(xiàn)長(zhǎng)度關(guān)系滿(mǎn)足以下關(guān)系時(shí)，數(shù)據(jù)類(lèi)信號(hào)的時(shí)序要求將得到滿(mǎn)足：TDAT、TCTL信號(hào)走線(xiàn)長(zhǎng)度比TDCLK長(zhǎng)2.94英寸，但最多不能超過(guò)4.5英寸。

　　5 結(jié)論

　　高速電路中的時(shí)序設(shè)計(jì)，雖然看似復(fù)雜，然而只要明晰其分析方法，問(wèn)題可以迎刃而解。

　　參考文獻(xiàn)：
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