消除信號反射的匹配設(shè)計方式

作者：時間：2012-08-06 來源：網(wǎng)絡(luò)

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在高速PCB設(shè)計中，信號的反射將給PCB的設(shè)計質(zhì)量帶來很大的負面影響，而要減輕反射信號的負面影響，有三種方式：

本文引用地址：http://2s4d.com/article/260066.htm

　　1)降低系統(tǒng)頻率從而加大信號的上升與下降時間，使信號在加到傳輸線上前，前一個信號的反射達到穩(wěn)定;

　　2)縮短PCB走線長度使反射在最短時間內(nèi)達到穩(wěn)定;

　　3)采用阻抗匹配方案消除反射;

　　在高速系統(tǒng)設(shè)計中，第1種是不可能的，而第2種也是不實際的，通常要縮短PCB布線長度，可能需要增加布線層數(shù)、增加過孔數(shù)，從而得不償失，那么第3種是最好的方法，常用的阻匹配方式有以下幾種：

　　1.源端串聯(lián)匹配

　　源端串聯(lián)匹配就是在輸出BUFFER上串接一個電阻，使BUFFER的輸出阻抗與傳輸線阻抗一致;此電阻在PCB設(shè)計時應(yīng)盡量靠近輸出BUFFER放置，常用的值為：33毆姆。

　　對于TTL或CMOS驅(qū)動，信號在邏輯高及低狀態(tài)時均具有不同的輸出阻抗，而一些負載器件可能具有不同的輸入輸出阻抗，不能簡單的得知，所以在使用串聯(lián)端接匹配時，在具有輸入輸出阻抗不一致的條件下，可能不是最佳的選擇;在布線終端上存在集總線型負載或單一元件時，串聯(lián)匹配是最佳的選擇;

　　串聯(lián)電阻的大小由下式?jīng)Q定：

　　R=ZO-R0 ZO--傳輸線阻抗 R0--BUFFER輸出阻抗

　　串聯(lián)匹配的優(yōu)點：提供較慢的上升時間，減少反系量，產(chǎn)生更小的EMI，從而降低過沖，增加信號的傳輸質(zhì)量;

　　串聯(lián)匹配的缺點：當TTL/CMOS出現(xiàn)在同一網(wǎng)絡(luò)上時，在驅(qū)動分布負載時，通常不能使用串聯(lián)匹配方式。
2.終端并聯(lián)匹配

　　由在走線路徑上的某一端連接單個電阻構(gòu)成，這個電阻的阻值必須等于傳輸線所要求的電阻值，電阻的另一端接電源或地;簡單的并聯(lián)匹配很少用于CMOS與TTL設(shè)計中;

　　并聯(lián)匹配的優(yōu)點：可用于分布負載，并能夠全部吸收傳輸波以消除反射;

　　并聯(lián)匹配的缺點：需額外增加電路的功耗，會降低噪聲容限。

　　3.戴維南匹配

　　Vref=R2/(R1+R2)·V

　　Vref--輸入負載所要求的電壓；V--電壓源； R1---上拉電阻；R2--下拉電阻

　　當R1=R2時，對高低邏輯的驅(qū)動要求均是相同的，對有些邏輯系列可能不能接受;

　　當R1>R2時，邏輯低對電流的要求比邏輯高大，這種情況對TTL與COMS器件是不能工作的;