基于DSP的車載GPS/DR組合導(dǎo)航系統(tǒng)硬件設(shè)計(jì)方案

1 引言

目前，差分GPS水平定位精度已經(jīng)達(dá)到35m，完全滿足車輛定位精度的要求。但是，由于在城市高建筑群中或穿過立交橋時(shí)，常常會(huì)出現(xiàn)GPS信號(hào)遮擋問題，導(dǎo)致GPS不能正常定位。航位推算(DR)是常用的車輛定位技術(shù)，但方向傳感器隨時(shí)間積累誤差較大，不能單獨(dú)、長(zhǎng)時(shí)間地使用。采用組合導(dǎo)航系統(tǒng)能夠利用GPS系統(tǒng)提供的位置和速度信息對(duì)DR系統(tǒng)的誤差進(jìn)行實(shí)時(shí)的校正和補(bǔ)償；當(dāng)GPS信號(hào)失鎖時(shí)，又可通過DR系統(tǒng)完成航位推算，提高了組合導(dǎo)航系統(tǒng)的可靠性。

組合導(dǎo)航系統(tǒng)除了要完成大量運(yùn)算處理工作外，還要實(shí)現(xiàn)慣性測(cè)量單元IMU(陀螺儀和加速度計(jì))和GPS等傳感器的數(shù)據(jù)采集、與外部系統(tǒng)的通信、時(shí)序邏輯控制和人機(jī)接口等功能。在這種情況下，如果僅用一片DSP芯片，則系統(tǒng)的實(shí)時(shí)性能較差，因此多數(shù)組合系統(tǒng)都采用兩個(gè)或多個(gè)DSP或是由一個(gè)或幾個(gè)通用的微處理器MPU加上一個(gè)DSP構(gòu)成主從式多處理器系統(tǒng)的方案。而目前利用DSP與FPGA結(jié)合的方案來處理高速的數(shù)字信號(hào)越來越被廣泛采用。

2 GPS/DR組合導(dǎo)航系統(tǒng)組成

該GPS/DR組合系統(tǒng)具有接收和處理里程計(jì)信息、電子羅盤信息、慣性測(cè)量單元IMU以及GPS的信息的功能，其系統(tǒng)組成主框圖如圖1所示。

圖1 組合導(dǎo)航系統(tǒng)的組成框圖

GPS提供的絕對(duì)位置信息可以為DR提供推算定位的初始值并進(jìn)行誤差校正；另一方面，DR的推算結(jié)果可以用于補(bǔ)償部分GPS定位中的隨機(jī)誤差，從而平滑定位軌跡。所以，利用適當(dāng)?shù)姆椒▽煞N系統(tǒng)組合起來，充分利用其定位信息的互補(bǔ)性，就能夠獲得比單獨(dú)使用任何一種方法時(shí)都要高的定位精度和可靠性。

2 中心處理單元的組成

目前導(dǎo)航系統(tǒng)已經(jīng)發(fā)展成為采用多傳感器數(shù)據(jù)融合的組合導(dǎo)航系統(tǒng)，導(dǎo)航計(jì)算機(jī)在完成復(fù)雜計(jì)算的同時(shí)，還要進(jìn)行大量的數(shù)據(jù)通信，因此必須具有豐富的通信接口，完成傳感器數(shù)據(jù)的采集、傳輸任務(wù)。這就需要中心處理單元能夠在進(jìn)行與外部通信的同時(shí)，還要保證計(jì)算精度和運(yùn)算速度。

通過對(duì)系統(tǒng)進(jìn)行功能分析，導(dǎo)航計(jì)算機(jī)需要完成數(shù)據(jù)采集、數(shù)據(jù)處理和數(shù)據(jù)輸出功能。數(shù)據(jù)輸入部分主要完成各種傳感器輸出數(shù)據(jù)的采集；數(shù)據(jù)處理部分主要完成數(shù)據(jù)濾波、微型慣性測(cè)量元件的誤差補(bǔ)償和初始對(duì)準(zhǔn)、卡爾曼濾波以及進(jìn)行導(dǎo)航參數(shù)解算等等；數(shù)據(jù)輸出部分主要負(fù)責(zé)導(dǎo)航參數(shù)輸出，應(yīng)用于定位導(dǎo)航或者下一步需要的輸入。由于采用多種傳感器進(jìn)行信息融合，需要較多的外圍通信接口，同時(shí)，外部傳感器數(shù)據(jù)輸出通信主要通過符合RS-232標(biāo)準(zhǔn)的異步串行通信口進(jìn)行，如果和中央處理器直接相連，大量的中斷響應(yīng)必將影響到CPU的處理速度，目前各種MCU、MPU可以提供的串口資源也是有限的。傳統(tǒng)的設(shè)計(jì)很多都是采用PC104作為系統(tǒng)的中心處理器，PC104體積大，價(jià)格高，不利于系統(tǒng)的小型化、低功耗和低成本的實(shí)現(xiàn)。因此，本設(shè)計(jì)考慮采用DSP+FPGA+TL16C554的方案進(jìn)行設(shè)計(jì)，其中 DSP完成主要的導(dǎo)航參數(shù)計(jì)算，利用TL16C554進(jìn)行外部通信接口的擴(kuò)展，F(xiàn)PGA完成串口的模擬以及相應(yīng)的邏輯控制以保證三者之間通過數(shù)據(jù)線的高速通信，提高系統(tǒng)的運(yùn)行效率和運(yùn)算精度。

中心處理單元的核心處理器要完成大規(guī)模的矩陣運(yùn)算和代數(shù)運(yùn)算，因此系統(tǒng)選用浮點(diǎn)DSP 芯片TMS320VC33。該芯片具有150MFLOPS和75MIPS的運(yùn)算速度，單指令周期13ns。TMS320VC33通過提高硬件功能來提高速度，而其他處理器是通過改善軟件功能或編碼速率來提高速度的。這種通過硬件來提高性能的方式在以往單芯片DSP上是不可能實(shí)現(xiàn)的。處理器具有在單個(gè)周期內(nèi)對(duì)整數(shù)，浮點(diǎn)數(shù)據(jù)同時(shí)執(zhí)行并行乘法算數(shù)運(yùn)算的強(qiáng)大功能。同時(shí)該芯片具有低功耗，低成本等特點(diǎn)，滿足系統(tǒng)的設(shè)計(jì)要求。

FPGA具有可編程特性，能夠方便地完成我們所需要的邏輯功能。利用FPGA來擴(kuò)展外圍通信接口，主要是擴(kuò)展TTL電平的串行通信口作為系統(tǒng)的備用。根據(jù)完成串行通信的資源需求以及今后擴(kuò)展使用的考慮，這里采用ALTERA公司的ACEX1K 30（以下簡(jiǎn)稱ep1k30）來完成這項(xiàng)工作。ep1k30可以提供119000門的資源，具有1728個(gè)邏輯宏單元，可以實(shí)現(xiàn)UART串口，并同時(shí)能夠完成相應(yīng)的譯碼、邏輯控制等功能。

系統(tǒng)包含有多個(gè)傳感器，這就要求處理器要擴(kuò)展出多個(gè)串口。DSP芯片TMS320VC33本身有串行通信口，如果直接利用DSP片上的串口資源進(jìn)行串行通信，只適用于傳輸數(shù)據(jù)比較少，傳輸速率慢的場(chǎng)合，[ ]其軟件編程比較復(fù)雜，而且控制串行通訊要占用很大的系統(tǒng)資源，影響傳感器的實(shí)時(shí)處理功能，因此， 本系統(tǒng)采用了TI公司生產(chǎn)的４通道異步收發(fā)器集成芯片TL16C554擴(kuò)展DSP串口，實(shí)現(xiàn)傳感器與導(dǎo)航計(jì)算機(jī)的通信。該芯片是一種具有串行異步通信接口的大規(guī)模集成電路芯片，可以實(shí)現(xiàn)數(shù)據(jù)的并/串、串/并的轉(zhuǎn)換功能。其內(nèi)部帶有16字節(jié)的FIFO緩沖器。在FIFO模式下，傳輸和接收前將數(shù)據(jù)緩沖為16字節(jié)數(shù)據(jù)包，減少了CPU的中斷數(shù)量。內(nèi)部包含4片改良的16C550異步傳輸器件，使得串行I/O更加可靠。

中心處理單元的整體硬件設(shè)計(jì)框圖如圖2。

系統(tǒng)充分發(fā)揮了DSP進(jìn)行加、乘運(yùn)算的優(yōu)勢(shì)，實(shí)現(xiàn)了導(dǎo)航參數(shù)的實(shí)時(shí)運(yùn)算，并利用FPGA和16C554擴(kuò)展外圍通信接口，將串行數(shù)據(jù)轉(zhuǎn)為并行數(shù)據(jù)后通過數(shù)據(jù)總線同DSP進(jìn)行通信，把處理器從大量的I/O中斷響應(yīng)負(fù)擔(dān)中解脫出來，提高CPU的運(yùn)行效率。解算后的導(dǎo)航參數(shù)再通過數(shù)據(jù)總線到FPGA經(jīng)過轉(zhuǎn)化后以串行數(shù)據(jù)的格式輸出。同時(shí)，考慮到IMU數(shù)據(jù)量較大，數(shù)據(jù)更新率大于100Hz，并不把收到的每一包數(shù)據(jù)直接發(fā)送到DSP，而是首先進(jìn)行濾波處理后，再通過一個(gè)FIFO，暫時(shí)將數(shù)據(jù)存儲(chǔ)起來，在數(shù)據(jù)量達(dá)到一定程度的時(shí)候，再通知DSP把這些數(shù)據(jù)取走，這樣做可以進(jìn)一步減輕DSP的負(fù)擔(dān)，提高運(yùn)行效率。