基于DDR3存儲器接口控制器IP核的視頻數(shù)據(jù)處理

與過去幾代（DDR和DDR2）器件相比，DDR3存儲器器件有了明顯的進步。DDR3存儲器系統(tǒng)可以大大提升各種數(shù)據(jù)處理應(yīng)用的性能。為了充分利用和發(fā)揮DDR3存儲器的優(yōu)點，使用一個高效且易于使用的DDR3存儲器接口控制器是非常重要的。視屏處理應(yīng)用就是一個很好的示例，說明了DDR3存儲器系統(tǒng)的主要需求以及在類似數(shù)據(jù)流處理系統(tǒng)中DDR3接口所需的特性。希望能給大家有個客觀的認知。

　　視頻處理系統(tǒng)將對于數(shù)據(jù)帶寬的要求推高到了極致：系統(tǒng)可以處理越多的數(shù)據(jù)，就具有越高的性價比。視頻聚合器和路由器可并行處理多個視頻流，因此對于匹配數(shù)據(jù)處理能力和視頻帶寬的需求就成為了設(shè)計的一大挑戰(zhàn)。FPGA可通過在單個FPGA中實現(xiàn)多個視頻處理器來提供強大的處理能力。那么現(xiàn)在的挑戰(zhàn)就變成了要使數(shù)據(jù)盡快且高效地從FPGA進出。DDR3存儲器系統(tǒng)在大多數(shù)情況下可以為這些基于FPGA的系統(tǒng)提供足夠的帶寬。

　　視頻處理設(shè)計說明

　　我們的目標(biāo)視頻處理設(shè)計將同時處理四個視頻源，將視頻數(shù)據(jù)轉(zhuǎn)換和壓縮為一種可以通過PCI Express接口傳輸?shù)酱鎯ζ鱤ub的格式。系統(tǒng)的主要功能塊如圖1所示。

　　圖1:視頻處理器框圖

　　FPGA獲取并緩存四個視頻源的數(shù)據(jù)流。這些FIFO緩沖器由DDR3存儲器控制器清空并保存在DDR3存儲器中。一旦一個完整的視頻數(shù)據(jù)包存儲完畢，視頻處理器會向DDR3存儲器控制器申請數(shù)據(jù)，存儲器控制器讀取數(shù)據(jù)并將其傳到視頻處理器。視頻處理器對視頻數(shù)據(jù)進行格式化和壓縮，并通過DDR3存儲器控制器寫回存儲器。當(dāng)一個視頻數(shù)據(jù)包全部處理完畢，并準備通過PCI Express接口進行傳輸，DDR3存儲器控制器從視頻處理器獲取數(shù)據(jù)并將其傳到PCI Express接口。

　　DDR3存儲器接口控制器概述

　　雙倍數(shù)據(jù)速率（DDR3）同步動態(tài)隨機存取存儲器（SDRAM）控制器是一種通用存儲器控制器，能與行業(yè)標(biāo)準的DDR3 SDRAM器件和具有JESD79 - 3C型規(guī)范兼容的模塊接口。并對用戶應(yīng)用提供了一個通用命令接口。DDR3 SDRAM是新一代SDRAM存儲器技術(shù)，具有更快的速度，緩沖SSO，由于直接將信號連到SDRAM，取代了低偏移的樹狀分布的方法，因此減少了布線。這個IP核減少了需要整合DDR3存儲器控制器與應(yīng)用的其余部分所需投入的工作量。

　　特點

　　支持所有LatticeECP3“EA”器件

　　能與工業(yè)標(biāo)準的DDR3 SDRAM器件和具有JESD79 - 3C規(guī)范兼容的模塊接口

　　高性能DDR3，高達400 MHz/800 Mbps的操作

　　支持存儲器數(shù)據(jù)路徑寬度為8 - ，16 - ，32和64位

　　支持x8和x16器件配置

　　支持無緩沖的DDR3 DIMM

　　支持一個DIMM和每個DIMM的一個級

　　8（固定）、“chopped 4”，或8（傳輸），或“chopped 4”（固定）的可編程突發(fā)長度

　　可編程的CAS延遲

　　可編程寫延遲

　　四位順序或交織的讀突發(fā)類型

　　支持自動的DDR3 SDRAM的初始化和刷新

　　對每個DQS自動寫

　　支持掉電模式

　　支持動態(tài)片上終端（ODT）的控制

　　終端數(shù)據(jù)選通（TDQS），僅適用x8寬度

　　ECP3 IO原語管理讀偏移（讀電平相等）

　　自動可編程間隔刷新，或用戶啟動刷新

　　DDR3的SDRAM控制器可作為IPexpress用戶可配置的IP核，能夠進行IP的配置，生成網(wǎng)表和模擬文件用于設(shè)計。請注意，除非購買了這個IP 的許可證，否則生成的位流可能會被阻止，或比特流可能有時間邏輯。

　　圖2:DDR3存儲器控制器IP核框圖