SPI-4接口的時(shí)鐘方案

面對(duì)當(dāng)今復(fù)雜的FPGA設(shè)計(jì)，時(shí)鐘是至關(guān)重要的，工程的成敗往往取決于它。而對(duì)于SPI-0接口設(shè)計(jì)來(lái)說(shuō)，由于輸入時(shí)鐘高于311 MHz，并且是雙沿采樣的，所以時(shí)鐘設(shè)計(jì)顯得更加重要。對(duì)于Xilinx Virtex-5器件來(lái)說(shuō)，內(nèi)部提供了全局時(shí)鐘和區(qū)域時(shí)鐘兩大時(shí)鐘網(wǎng)絡(luò)，我們分別利用這兩大資源來(lái)設(shè)計(jì)SPI-4的時(shí)鐘方案。全局時(shí)鐘如圖1所示，區(qū)域時(shí)鐘如圖2所示。其中，RDCLK是Sink Core的輸入時(shí)鐘，Sysclk為Source Core的參考時(shí)鐘，TSCLK為Source Core的狀態(tài)信息通道的輸入時(shí)鐘，用戶可以根據(jù)實(shí)際情況來(lái)選擇。

　　圖1 全局時(shí)鐘

　　圖2 區(qū)域時(shí)鐘

　　此外，TDCLK由SysClkO_GP經(jīng)過(guò)FPGA的IO模塊內(nèi)的ODDR輸出。