PCB布線產(chǎn)生的寄生電感對(duì)DC-DC效率的影響

　　引言

　　由于計(jì)算機(jī)工業(yè)朝著能在1V下提供高達(dá)200A電流的DC-DC轉(zhuǎn)換器進(jìn)發(fā)，因此，PCB布線技術(shù)需要滿足這個(gè)極具挑戰(zhàn)性的新興轉(zhuǎn)換器的要求。為了比較各種布線缺陷的影響，我們重點(diǎn)研究電路中寄生電感的影響，尤其是那些與開關(guān)MOSFET的源、漏、柵極相關(guān)的寄生電感。我們構(gòu)建了一個(gè)用于測(cè)試DC-DC轉(zhuǎn)換器的PCB，該轉(zhuǎn)換器可輸入12V DC并將其轉(zhuǎn)換為1.3V，輸出電流高達(dá)20A。我們使用插件板 （plug-in board） 進(jìn)行組裝，可以隨時(shí)分別或同時(shí)改變每個(gè)MOSFET電極處的電感（圖1）。我們選擇將電感數(shù)值作為專門設(shè)計(jì)的2英寸插件板總體電感的百分比，而非實(shí)際數(shù)值，因?yàn)椴季€人員只知道特定跡線的長(zhǎng)度而未必知道其電感的數(shù)值。

　　試驗(yàn)設(shè)計(jì)

　　我們使用轉(zhuǎn)換器效率來度量這些寄生電感的影響。這是因?yàn)樾适菧y(cè)量DC-DC轉(zhuǎn)換器性能的標(biāo)準(zhǔn)指標(biāo)。試驗(yàn)分為如下部分：

　　調(diào)節(jié)MOSFET漏、源和柵極的各個(gè)電感值的比例系數(shù)，用測(cè)量其轉(zhuǎn)換效率的結(jié)果來觀察對(duì)同步整流器的影響。

　　通過上述任意兩項(xiàng)的組合，以了解它們之間的相互關(guān)系。

　　電感測(cè)試板具有43nH的電感量，一般被設(shè)置為 0%、25%、50%和100%。

　　在我們進(jìn)行的試驗(yàn)中，電感測(cè)試板上的寄生電阻影響很小，可忽略。由于寄生電感的有害影響與頻率有關(guān)，所以我們是在三種預(yù)置開關(guān)頻率下進(jìn)行試驗(yàn)：300kHz、600kHz和1MHz。這樣我們就可以認(rèn)識(shí)到在未來將設(shè)計(jì)從正常開關(guān)頻率轉(zhuǎn)移至更高頻率時(shí)對(duì)設(shè)計(jì)有何重要性。

　　大家都知道在功率電路中，所有跡線的長(zhǎng)度必須保持最短，以避免電壓和電流的振鈴現(xiàn)象、降低電路板的總EMI，并避免對(duì)電路中“較穩(wěn)定”組件造成負(fù)面影響（特別是對(duì)模擬控制電路和相關(guān)組件）。另外，參考資料顯示控制MOSFET的源極電感對(duì)于源極電流下降時(shí)間的增加有著非線性影響，從而造成更大的功耗和更低的轉(zhuǎn)換效率 （見圖2）。

　　圖2中CH1是高端 （HS） MOSFET M1的柵極-接地處電壓。Ch2是同圖中HS MOSFET M1的源極-接地處電壓。圖2中M1跡線Ch1-Ch2的計(jì)算值，表示HS MOSFET的柵-源電壓。Ch3和Ch4分別是M2和M1的漏電流。

　　除上述現(xiàn)象外，源電感還會(huì)在開關(guān)節(jié)點(diǎn)處造成振鈴。

　　柵極和漏極電感在兩個(gè)電極上均會(huì)引起振鈴，并造成進(jìn)一步的損耗。每個(gè)循環(huán)相關(guān)的損耗P1可計(jì)算為

　　1/2×I2×L×fs

　　此處I是電感中的電流；L是寄生電感；fs是開關(guān)頻率，此時(shí)存儲(chǔ)在寄生電感器中的所有能量在振鈴過程中被耗散（見圖3）。

　　圖3 描述典型漏極寄生電感中的振蕩電流和電壓。注意在下一個(gè)開關(guān)周期開始之前電流和電壓波形趨向于零。儲(chǔ)存在電感器中的能量被轉(zhuǎn)換為相關(guān)寄生電阻的熱量。

　　最后，對(duì)于兩個(gè)或以上并聯(lián)MOSFET的情況，源極電感的不平衡會(huì)導(dǎo)致電流分布不平衡，進(jìn)而造成更大的損耗，使效率更低。

　　試驗(yàn)電路及電路板

　　所使用的電路是工作于開環(huán)的同步整流拓?fù)?。這是為了排除控制環(huán)路可能對(duì)電路性能造成的任何影響，并讓我們將注意力集中到功率的轉(zhuǎn)換效率中，尤其是MOSFET的性能。我們知道高電感狀況下會(huì)產(chǎn)生嚴(yán)重的振鈴，尤其是在開關(guān)節(jié)點(diǎn)處。選用柵極驅(qū)動(dòng)器IC，能夠在不造成不良影響的情況下承受這種振鈴。這種四層電路板使用了兩盎司的銅材料，內(nèi)部?jī)蓪訛榻拥貙雍碗娫磳?。布線時(shí)應(yīng)留意優(yōu)良布線的所有規(guī)則。

　　柵極電感的影響

　　效率是作為柵極電感和開關(guān)頻率函數(shù)。從圖中可知：

　　開關(guān)頻率為300kHz時(shí)柵極電感對(duì)效率的影響很小。

　　開關(guān)頻率為600kHz時(shí)，柵極電感的影響明顯多了，在20A下效率有1.2%的變化。

　　在1MHz下，效率的惡化幾乎完全消失。我們沒有研究這個(gè)原因，可以猜想50%的可能性是共振的因素去抵消它的損耗。應(yīng)進(jìn)一步研究MOSFET柵極驅(qū)動(dòng)的共振現(xiàn)象。

　　我們觀察到柵極電感對(duì)于控制和同步MOSFET的效率影響甚微。

　　源極電感的影響

　　源極電感對(duì)效率有著更明顯的影響。某些情況下，在達(dá)到最大電流之前我們不得不中止試驗(yàn)，因?yàn)镸OSFET的溫度大于130℃。圖5所示為控制MOSFET的研究結(jié)果，仔細(xì)檢查這些結(jié)果可知：

　　頻率為300kHz，電感為100%時(shí)，DC-DC轉(zhuǎn)換器不能在20A全電流狀態(tài)下運(yùn)行，因?yàn)镸OSFET的溫度超過130℃。在50%電感，頻率為600kHz和1MHz 條件下也可發(fā)現(xiàn)同樣的情況。

　　觀察到由于源極電感引起的效率惡化是比沒有源極電感的情況更為嚴(yán)重。當(dāng)電感為50%，電流15A時(shí)，即便在300 kHz的開關(guān)頻率下效率也會(huì)降低7%。當(dāng)電感為100%時(shí)，效率惡化為11%。

　　在 600kHz和1MHz的開關(guān)頻率下，其影響與沒有源極電感的情況相比更加明顯，效率惡化也更為嚴(yán)重（見圖5）。

　　明顯地，即便是最小的源極電感也會(huì)降低效率，尤其是切換頻率≥600kHz時(shí)。

　　漏極電感的影響

　　漏極電感會(huì)引起嚴(yán)重的振鈴，可能足以導(dǎo)致MOSFET在極限條件下?lián)舸?（圖3）。它亦對(duì)效率有不利影響。

　　圖6所示效率是指不同頻率下負(fù)載電流和漏極電感的函數(shù)。此外，可觀察到如下結(jié)果：

　　當(dāng)電流為15A時(shí)，在300kHz和50%電感條件下我們就不得不中止試驗(yàn)，因?yàn)镸OSFET的溫度超過130℃。在同樣頻率，100%電感的條件下，我們無法得到任何讀數(shù)，因?yàn)檎疋徧^嚴(yán)重。

　　在300kHz、12A條件下，漏極電感的50%比0%的效率將減少7%。由于MOSFET溫度過高，15A以上便無法進(jìn)行試驗(yàn)。

　　在600kHz，12.5A條件下，漏極電感的50%比0%的效率將減少8.5%。由于MOSFET溫度過高，12.5A以上便無法進(jìn)行試驗(yàn)。

　　在1MHz時(shí)，由于MOSFET溫度過高，5A以上便無法進(jìn)行試驗(yàn)。

　　柵-源極電感的影響

　　較大的源極電感會(huì)使效率明顯減小 （見圖5和圖7）。

　　前面（見圖4）已顯示出效率對(duì)柵極電感的基本依賴關(guān)系。當(dāng)結(jié)合小源極電感時(shí)，其整體狀況就相當(dāng)清楚——較大的柵極電感必然造成較大的功率損耗。為了理解圖7所示的關(guān)系，我們進(jìn)行了仿真 （見圖8）。

　　該結(jié)果的解釋需要進(jìn)一步研究?，F(xiàn)在我們可以說明，在電路板合理的電感值范圍內(nèi)，漏極和源極電感必須減小，以確保高的轉(zhuǎn)換器效率。該仿真得出如下結(jié)果：

　　柵極和源極電感與MOSFET的柵源電容產(chǎn)生共振。HS-FET關(guān)斷柵-源時(shí)，電容通過這些電感路徑放電。MOSFET關(guān)斷后，電感將迫使柵極電流繼續(xù)流動(dòng)并對(duì)柵-源電容進(jìn)行反向充電。該充電將再次以相同方式放電并使HS-FET的柵-源電壓反向。根據(jù)減幅的情況，HS-FET可再次導(dǎo)通并出現(xiàn)巨大的短路現(xiàn)象。在如此高的柵極電感下，該影響變得嚴(yán)重。在某些情況下，甚至可以見到第二短路影響。作為這一共振電路的部分，源極電感還可以第二種方式發(fā)生作用。當(dāng)發(fā)生短路電流時(shí)，源電感可限制短路電流的di/dt （電流隨時(shí)間的變化率），從而限制損耗。源極電感還會(huì)對(duì)柵源電壓造成負(fù)反饋，并限制短路。在寄生柵極電感高的情況下，尤其會(huì)發(fā)生這些影響。為了獲得高效率，應(yīng)該通過設(shè)計(jì)避免這種影響，即必須仔細(xì)設(shè)計(jì)將柵極電感降至最小。

　　源極 HS - 源極LS電感的影響

　　我們研究了寄生源極電感的位置對(duì)效率的影響。結(jié)果在相同數(shù)值的寄生源極電感回路中，控制FET將比同步FET對(duì)其效率的影響更大 （見圖9）。

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