淺議低功耗、低噪聲電源電路設(shè)計的經(jīng)驗與感想

我現(xiàn)在用的是S-1206系列，日本的，用日貨，沒有辦法，SOT23，路過的朋友介紹一個國貨給我，質(zhì)量要好的，還有R1180X系列，好像也是日本的。以上都是5ua以下的IQ值。

但是做RF的LDO，就需要考慮：噪聲抑制了，因為RF這玩意對噪聲的敏感度太高了。

電源抑制比PSRR (Power supply ripple rejection ratio))是反映輸出和輸入頻率相同的條件下，LDO輸出對輸入紋波抑制能力的交流參數(shù)。和噪聲(Noise)不同，噪聲通常是指在10Hz至 100kHz頻率范圍內(nèi)，LDO在一定輸入電壓下其輸出電壓噪聲的均方值(RMS)，PSRR的單位是dB，公式如下：PSRR=20 log(△vin/△vout)

電源影響信號路徑性能

并不意外的是，電源影響模擬信號完整性，這最終會影響整體的系統(tǒng)性能。提高信號路徑性能的一種簡單方法是選擇正確的電源。在選擇電源時，影響模擬信號路徑性能的一個關(guān)鍵參數(shù)是電源線上的噪聲或紋波。電源線上的噪聲或紋波可以耦合到運(yùn)算放大器的輸出中，增加鎖相環(huán) (PLL)或壓控振蕩器(VCO)的抖動，或者降低ADC的SNR。低噪聲和低紋波的電源還能改善信號路徑性能。

電源線上的噪聲或紋波的來源具有多樣性。在系統(tǒng)內(nèi)的高速數(shù)據(jù)和高頻信號本身會產(chǎn)生噪聲，PCB的印制線和連接線如果設(shè)計不當(dāng)，可以形成發(fā)射天線的效應(yīng)。數(shù)字IC，例如微控制器和現(xiàn)場可編程門陣列(FPGA)以及復(fù)雜可編程邏輯器件(CPLD)具有很快的邊沿跳變速度,電流的大小變化很大，將產(chǎn)生電磁干擾輻射到系統(tǒng)中。IC硅片在內(nèi)部產(chǎn)生熱噪聲，這是由于在溫度高于絕對0攝氏度時分子的隨機(jī)運(yùn)動和碰撞產(chǎn)生的。

有三種常用的方法來使信號路徑中的噪聲和紋波最小：非常仔細(xì)的系統(tǒng)PCB布局、恰當(dāng)?shù)碾娫磁月诽幚硪约罢_的電源選擇。盡管PCB的具體設(shè)計取決于系統(tǒng)，但就一般而言，PCB的布局需要考慮包括正確的器件布局、使信號路徑連接線的長度最小以及采用實體的地等。

對電源軌進(jìn)行旁路處理是一種常用的方法，這種方法通常在模擬IC產(chǎn)品手冊中被推薦用于濾出噪聲。信號路徑IC可以具有分離的模擬、數(shù)字和PLL電源輸入，建議每個采用自己獨(dú)立的旁路處理。PLL電源和模擬電源對噪聲和紋波最敏感。旁路電容、阻容(RC)濾波器以及EMI抑制濾波器使進(jìn)入信號路徑的電源噪聲最小化。

正確的電源選擇可以降低對信號路徑IC的噪聲和紋波影響。在選擇一種電源時，設(shè)計師首先在開關(guān)變換器和線性穩(wěn)壓器之間作一個基本選擇。開關(guān)轉(zhuǎn)換器提供較高的頻率，更高的頻率意味著較低的整體系統(tǒng)功耗。線性穩(wěn)壓器提供一種易于使用的解決方案，同時降低電源軌的噪聲/紋波。使用線性穩(wěn)壓器降低噪聲和紋波可以改善信號路徑性能。

毫無疑問，在便攜式無線產(chǎn)品里，即需要自身工作耗電電流小的，又需要PSRR大的LDO，但是目前市面上的LDO產(chǎn)品，能兼顧到這兩個指標(biāo)的產(chǎn)品很少，本人找到一個S1167的LDO，工作自身耗電為9UA，PSRR為70dB，應(yīng)該說是比較兼顧這兩個指標(biāo)的，但是是日本貨。

單單是考慮到PSRR,而IQ在45左右都無所謂的話，用AS1361是不錯的，PSRR可到90dB以上。DC-DC電源選擇

對于DC-DC來說，主要考慮轉(zhuǎn)換的效率，紋波，輸入輸出電壓等。

在選擇DC/DC變換器時，電路設(shè)計要注意輸出電流、高效率、小型化，輸出電壓要求：