一種SoC芯片在Magma Talus下的物理實(shí)現(xiàn)

摘要

本文介紹了一種SoC芯片架構(gòu)，及其在0.18um CMOS工藝上以talus為主導(dǎo)EDA工具的物理實(shí)現(xiàn)。該芯片包含41個(gè)時(shí)鐘域，4種低功耗工作模式，2個(gè)相互隔離的1.8v內(nèi)部電源域，約有65萬個(gè)標(biāo)準(zhǔn)單元，94個(gè)宏模塊，250個(gè)pad，合計(jì)約900萬個(gè)邏輯等效門，3600萬個(gè)晶體管，芯片面積10.5mmx10.5mm。

關(guān)鍵字索引： 約束設(shè)計(jì)、布局規(guī)劃、時(shí)鐘樹設(shè)計(jì)

第一章 芯片結(jié)構(gòu)及物理實(shí)現(xiàn)流程介紹

該芯片主要由32位處理器、靜態(tài)隨機(jī)存儲(chǔ)器、以太網(wǎng)MAC接口、SPI接口、USB1.1 Device接口、USART同異步通信接口、SCI智能卡接口、片外存儲(chǔ)器控制器等模塊組成。該芯片具備高處理能力、低功耗等特點(diǎn)。其結(jié)構(gòu)框圖如圖1所示：

圖1 SoC芯片的結(jié)構(gòu)框圖

我們采用以Magma工具為主，Mentor、Cadence、Synopsys工具為輔的工具套件來完成RTL2GDSII的整個(gè)后端流程,如圖2所示：

圖2 SoC后端實(shí)現(xiàn)流程

邏輯實(shí)現(xiàn)階段：用Magma Blast Rtl 來進(jìn)行邏輯綜合，綜合完成后利用Mentor DFT進(jìn)行掃描鏈的插入。

某算法模塊在進(jìn)行物理綜合時(shí)，無論采取何種措施（包括優(yōu)化宏模塊位置，添加blockage，加大庫單元的outline尺寸等），std cell 部分的Congestion都很嚴(yán)重，如圖3所示。而采用Magma Blast Rtl進(jìn)行邏輯綜合，再采用Magma Talus Vortex來進(jìn)行物理綜合時(shí)，std cell部分的congestion可以消除。

圖3 某算法模塊congestion圖

物理實(shí)現(xiàn)階段：用Magma Talus Vortex來進(jìn)行布局規(guī)劃和電源網(wǎng)絡(luò)規(guī)劃、物理綜合、時(shí)鐘樹插入及布線工作。

在整個(gè)實(shí)現(xiàn)過程中，我們采用Magma工具內(nèi)嵌的靜態(tài)時(shí)序分析引擎和RC參數(shù)提取引擎來進(jìn)行MMMC（Multi-Mode Multi-Corner，多模式多功能角）時(shí)序分析，參數(shù)提取，信號(hào)完整性的分析、避免和修復(fù)工作；使用Quartz Rail工具來進(jìn)行功耗分析，以及包括電子遷移和電壓降在內(nèi)的電源完整性分析。