使用用CPLD和Flash實現(xiàn)FPGA的配置

　　下面分別介紹各功能模塊的具體實現(xiàn)：

　　(1)數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊：使用了一個右移寄存器。從16位Flash來的并行數(shù)據(jù)DIN[0：15]加載到移位寄存器后，依次從DOUT串行輸出到FPGA中。

　　(2)地址遞增功能模塊：此功能由兩個計數(shù)器完成。由于Flash是16位并行數(shù)據(jù)端口，因此第一個計數(shù)器功能是逢16進1，第二個計數(shù)器功能是Flash地址遞增。當移位寄存器的16位數(shù)據(jù)都輸出到FPGA中后，第一個計數(shù)器輸出端口CNT[0：3]都為“1”，經(jīng)過“與門”邏輯使得第二個計數(shù)器加l。Intel E28F128J3A150 Flash為16MB，共需要25根地址線。由于Flash是16位的，因此ADD[3l]不連接。所以第二個計數(shù)器和地址線ADD[7：30]相連．以完成Flash地址的遞增。

　　(3)CCLK信號產(chǎn)生模塊：CPU來的時鐘信號將數(shù)據(jù)信號DOUT輸出，經(jīng)一個“非門”邏輯延遲半個周期后產(chǎn)生CCLK，CCLK再將DOUT上的數(shù)據(jù)送到FPGA中。這樣將讀寫。DOUT數(shù)據(jù)的時刻叉開，避免了沖突。

　　(4)PROG信號產(chǎn)生模塊：當需要下載FPGA程序時，由CPU產(chǎn)生一個地址信號ADD[O：30]，經(jīng)譯碼器譯碼產(chǎn)牛PROG控制信號。此地址由用戶自行設(shè)定。

　　以上模塊均采用VHDL語言描述。數(shù)據(jù)轉(zhuǎn)換成串行輸出功能模塊是核心部分，它可實現(xiàn)并行數(shù)據(jù)串行輸出。

　　本文介紹了通過處理機用CPLD和Flash實現(xiàn)FPGA配置文件下載更新的方法。與傳統(tǒng)的JTAG或PROM串行下載配置方法相比，此方法具有更新配置文件靈活方便、易于操作、適用于大容量FPGA下載的特點。采用此方法可以不用打開機箱即可隨時更新FPGA配置程序，特別適用于需要不斷更新的系統(tǒng)設(shè)計中，具有較為廣闊的應(yīng)用前景。