詳細(xì)講解Vivado設(shè)計(jì)套件帶來(lái)的益處

Vivado HLS 把ELS帶入主流

可能Vivado 設(shè)計(jì)套件采用的眾多新技術(shù)中，最具有前瞻性的要數(shù)新的Vivado HLS（高層次綜合）技術(shù)，這是賽靈思2010 年收購(gòu)AutoESL 后獲得的。在收購(gòu)這項(xiàng)業(yè)界最佳技術(shù)之前，賽靈思對(duì)商用ESL 解決方案進(jìn)行了廣泛評(píng)估。市場(chǎng)調(diào)研公司BDTI 的研究結(jié)果幫助賽靈思做出了收購(gòu)決策（見(jiàn)賽靈思中國(guó)通訊雜志第36 期“BDTI研究認(rèn)證以DSP為核心的FPGA設(shè)計(jì)的高層次綜合流程 ”http://china.xilinx.com/china/xcell/xl36/2-7.pdf）。

Feist 表示：“Vivado HLS 全面覆蓋C、C++、SystemC，能夠進(jìn)行浮點(diǎn)運(yùn)算和任意精度浮點(diǎn)運(yùn)算。這意味著只要用戶愿意，可以在算法開(kāi)發(fā)環(huán)境而不是典型的硬件開(kāi)發(fā)環(huán)境中使用該工具。這樣做的優(yōu)點(diǎn)在于在這個(gè)層面開(kāi)發(fā)的算法的驗(yàn)證速度比在RTL 級(jí)有數(shù)量級(jí)的提高。這就是說(shuō)，既可以讓算法提速，又可以探索算法的可行性，并且能夠在架構(gòu)級(jí)實(shí)現(xiàn)吞吐量、時(shí)延和功耗的權(quán)衡取舍?！?P>設(shè)計(jì)人員使用Vivado HLS 工具可以通過(guò)各種方式執(zhí)行各種功能。為了演示方便，F(xiàn)eist 講解了用戶如何通過(guò)一個(gè)通用的流程進(jìn)行Vivado HLS 開(kāi)發(fā)IP 并將其集成到自己的設(shè)計(jì)當(dāng)中。

在這個(gè)流程中，用戶先創(chuàng)建一個(gè)設(shè)計(jì)C、C++ 或SystemC 表達(dá)式，以及一個(gè)用于描述期望的設(shè)計(jì)行為的C 測(cè)試平臺(tái)。隨后用GCC/G++或Visual C++ 仿真器驗(yàn)證設(shè)計(jì)的系統(tǒng)行為。一旦行為設(shè)計(jì)運(yùn)行良好，對(duì)應(yīng)的測(cè)試臺(tái)的問(wèn)題全部解決，就可以通過(guò)Vivado HLS Synthesis 運(yùn)行設(shè)計(jì)，生成RTL 設(shè)計(jì)，代碼可以是Verilog，也可以是VHDL。有了RTL 后，隨即可以執(zhí)行設(shè)計(jì)的Verilog 或VHDL 仿真，或使用工具的C封裝器技術(shù)創(chuàng)建SystemC 版本。然后可以進(jìn)行System C架構(gòu)級(jí)仿真，進(jìn)一步根據(jù)之前創(chuàng)建的C 測(cè)試平臺(tái)，驗(yàn)證設(shè)計(jì)的架構(gòu)行為和功能。

設(shè)計(jì)固化后，就可以通過(guò)Vivado 設(shè)計(jì)套件的物理實(shí)現(xiàn)流程來(lái)運(yùn)行設(shè)計(jì)，將設(shè)計(jì)編程到器件上，在硬件中運(yùn)行和/或使用IP 封裝器將設(shè)計(jì)轉(zhuǎn)為可重用的IP。隨后使用IP 集成器將IP 集成到設(shè)計(jì)中，或在系統(tǒng)生成器(System Generator) 中運(yùn)行IP。

圖三– Vivado HLS 支持設(shè)計(jì)團(tuán)隊(duì)直接從系統(tǒng)級(jí)開(kāi)始他們的設(shè)計(jì).

這只是使用該工具的方法之一。實(shí)際上在即將發(fā)行的賽靈思Xcell雜志中，安捷倫的Nathan Jachimiec 和賽靈思的Fernando Marinez Vallina 將介紹如何使用Vivado HLS 技術(shù)（在ISE設(shè)計(jì)套件的流程中稱為AutoESL 技術(shù)）為安捷倫開(kāi)發(fā)UDP 包引擎。

VIVADO 仿真器

除了Vivado HLS，公司還為該套件新開(kāi)發(fā)了一種同時(shí)支持Verilog 和VHDL 的混合語(yǔ)言仿真器。Feist 表示，只需要單擊鼠標(biāo)，用戶就可以啟動(dòng)行為仿真，然后從集成波形查看器中查看結(jié)果。通過(guò)采用最新性能優(yōu)化的仿真內(nèi)核，可加速行為級(jí)仿真速度，執(zhí)行速度比賽靈思ISE 設(shè)計(jì)套件仿真器快三倍。采用硬件協(xié)仿真，門級(jí)仿真速度則可加快100 倍。

2012供貨情況

之前賽靈思ISE 設(shè)計(jì)套件針對(duì)不同類型設(shè)計(jì)者（邏輯，嵌入式，DSP和系統(tǒng)）所發(fā)行的四個(gè)版本，賽靈思將推出Vivado 設(shè)計(jì)套件的兩個(gè)版本。其中，Vivado 基礎(chǔ)設(shè)計(jì)版本包括新型IP 工具和Vivado的綜合-比特流流程。而Vivado 系統(tǒng)版本則包括設(shè)計(jì)版本的所有工具、系統(tǒng)生成器和賽靈思的最新Vivado HLS 工具。

Vivado 設(shè)計(jì)套件2012.1 版本目前已隨早期試用計(jì)劃推出。如需了解更多詳情，敬請(qǐng)聯(lián)系您所在地的賽靈思代表。2012.2 版本將于第二季度中期公開(kāi)發(fā)布，今年晚些時(shí)候還將推出WebPACK。目前支持服務(wù)尚未到期的ISE 設(shè)計(jì)套件用戶除了ISE之外，將免費(fèi)得到全新的Vivado 設(shè)計(jì)套件。

對(duì)使用28nm 器件之前器件的用戶，賽靈思將繼續(xù)提供對(duì)ISE 設(shè)計(jì)套件的支持。如需了解更多Vivado詳情，敬請(qǐng)?jiān)L問(wèn)www.xilinx.com/design-tools。