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基于PCI總線的微弱信號采集模塊的設(shè)計方案

作者:王靜宜 靳鴻 時間:2014-02-13 來源:摘自《電子發(fā)燒友》 收藏

  1.引言

本文引用地址:http://2s4d.com/article/221497.htm

  隨著微電子技術(shù)的廣泛普及、計算機(jī)技術(shù)的快速發(fā)展,現(xiàn)場信息實時采集系統(tǒng)的性能越來越受到大量關(guān)注。從測試系統(tǒng)和科研領(lǐng)域產(chǎn)生的動態(tài)信息中提取有用數(shù)據(jù)進(jìn)行現(xiàn)場實時采集并存儲顯得尤為重要。設(shè)計結(jié)合實際項目要求,提出基于總線的微弱數(shù)據(jù)信號采集電路設(shè)計方案,將采集數(shù)據(jù)流通過前端處理電路和AD轉(zhuǎn)換電路后,在中央控制模塊控制下將數(shù)據(jù)流通過總線傳輸給上位機(jī)保存,以便分析處理和顯示,從而實現(xiàn)采集系統(tǒng)對微弱數(shù)據(jù)信號進(jìn)行高速采集存儲和分析。

  2.總體設(shè)計方案

  在實際研究和現(xiàn)場測試中,數(shù)采系統(tǒng)常采用PC機(jī)為測試平臺,使用總線作為中介實現(xiàn)數(shù)據(jù)流采集和傳輸?shù)絇C機(jī)中進(jìn)行顯示分析。

  系統(tǒng)常采用將物理量轉(zhuǎn)換為電流或電壓信號,經(jīng)過前端調(diào)理電路濾波放大將幅度放大到可測試范圍。但在實際信號采集時存在由系統(tǒng)本身和外界產(chǎn)生的各種噪聲影響,使得輸出的微弱有用信號被淹沒,因此需要采取有效的措施和算法來抑制噪聲、增大微弱信號幅度,從而提取有用信號,提高系統(tǒng)輸出信號的信噪比,實現(xiàn)微弱信號的高精度采集?;赑CI總線的微弱信號采集系統(tǒng)電路設(shè)計可分為:信號采集,邏輯控制,PCI總線界面以及電源管理等模塊。信號采集即實現(xiàn)模擬信號的接收和將其數(shù)字化;邏輯控制則實現(xiàn)對采集數(shù)據(jù)流緩沖處理、控制采樣時鐘頻率以及采集模塊與PCI9054界面芯片的握手通信完成數(shù)據(jù)傳輸。系統(tǒng)設(shè)計總體方案如圖1所示。

信號采集系統(tǒng)框圖

  采集系統(tǒng)上電啟動后,PC機(jī)掃描查找采集卡,然后通過上位機(jī)對系統(tǒng)進(jìn)行初始化,并配置采樣參數(shù)。系統(tǒng)采集部分在FPGA控制下將接收數(shù)據(jù)進(jìn)行調(diào)理、AD轉(zhuǎn)換后存儲到FPGA內(nèi)部FIFO中緩存,繼而通過PCI總線將數(shù)據(jù)傳入PC機(jī)進(jìn)行實驗數(shù)據(jù)的分析顯示和存儲。

  3.硬件電路設(shè)計

  采集系統(tǒng)主要包括AD轉(zhuǎn)換電路、PCI總線界面電路以及外圍電路。設(shè)計采用可編程FPGA和高速AD實現(xiàn)信號采集處理功能,PCI總線界面電路采用控制器PCI9054實現(xiàn)數(shù)據(jù)傳輸,并通過FPGA控制電路時序。

  3.1 數(shù)據(jù)采集電路設(shè)計

  系統(tǒng)數(shù)據(jù)轉(zhuǎn)換模塊采用1.8V單電源供電的14位高速AD模數(shù)AD9246,最高采樣率為125MSPS,采用多級差分流水線結(jié)構(gòu)。

  采樣頻率為70MHz輸入時,無雜散動態(tài)范圍為8 5 d B c,信噪比為7 1 。 7 d B c,低功耗設(shè)計(395mW@125MSPS)。AD9246為差分輸入器件,輸入信號通過衰減等處理抑制外界干擾,實現(xiàn)在干擾信號比較強(qiáng)時有效的捕捉有用頻帶寬度范圍內(nèi)的微弱信號。為有效抑制周圍環(huán)境噪聲對輸入信號的影響,設(shè)計將AD轉(zhuǎn)換芯片的信號和時鐘輸入設(shè)為差分輸入,即采用差分轉(zhuǎn)換芯片AD8138將模擬信號轉(zhuǎn)換為差分信號送入AD,使其在時鐘控制下輸出14位并行數(shù)據(jù)傳送給后續(xù)電路。差分時鐘則通過FPGA分頻轉(zhuǎn)換產(chǎn)生以實現(xiàn)AD9246內(nèi)模數(shù)轉(zhuǎn)換周期的控制。

  3.2 PCI總線界面模塊設(shè)計

  PCI界面模塊選用控制器芯片PCI9054來實現(xiàn)PCI總線和本地總線之間信息的傳遞。

  PCI9054是PLX公司生產(chǎn)的32位,33MHz的PCI總線通用橋接芯片,具有最高132MB/S的突發(fā)傳輸速率,可以將PCI總線復(fù)雜的邏輯控制轉(zhuǎn)換為簡易的本地總線的邏輯控制。設(shè)計通過對PCI總線界面電路進(jìn)行讀寫來實現(xiàn)采集數(shù)據(jù)的傳輸和上位機(jī)控制信號的下傳。PCI9054提供有PCI總線界面、本地總線界面和E2PROM界面。

  在設(shè)計PCI9054與本地總線界面電路中,將本地總線界面配置為C模式,即設(shè)置MODE[1:0]=00,將MODE0和MODE1管腳接地。在系統(tǒng)上電初始化時,PCI9054根據(jù)串行E2PROM界面參數(shù)配置內(nèi)部寄存器,采用2Kb的E2PROM芯片93CS56L來存儲PCI9054界面芯片的配置參數(shù)。

  4.FPGA控制邏輯設(shè)計

  FPGA控制模塊主要實現(xiàn)對AD的控制和預(yù)處理,以及PCI的界面功能,完成數(shù)據(jù)的實時采集處理。系統(tǒng)中FPGA選用Xilinx公司的Virtex-4系列芯片XC4VLX25-10SF363I作為設(shè)計主控器件,并選擇XCF08PVO48C作為配置芯片。

  FPGA內(nèi)部邏輯包括控制模塊,雙口RAM緩沖模塊,時鐘控制模塊,32位加法器模塊。

  其中由控制模塊完成對累計次數(shù),AD讀寫,PCI總線讀寫,采樣時鐘轉(zhuǎn)換,加法器等的控制功能。其中時鐘轉(zhuǎn)換即實現(xiàn)數(shù)采頻率100MHz和PCI讀數(shù)40MHz時鐘的轉(zhuǎn)換;累加次數(shù)控制是通過上位機(jī)軟件發(fā)送給的,由PCI寫時序控制的,由于AD9246為14位,系統(tǒng)數(shù)據(jù)寬度為32位,所以最大可達(dá)218次的累加次數(shù)。

  4.1 FPGA數(shù)采邏輯控制

  在FPGA對數(shù)據(jù)采集AD轉(zhuǎn)換的控制設(shè)計中,主要在FPGA中對采樣時鐘分頻以輸出AD時鐘信號和控制允許信號,以及為AD提供不同的采樣頻率和數(shù)據(jù)接收觸發(fā)信號來完成AD數(shù)采功能。

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