基于AD6620的正交解調(diào)器設計

ad6620是美國adi公司生產(chǎn)的數(shù)字下變頻信號處理器，采用數(shù)字混頻正交變換完成數(shù)字解調(diào)功能，在通信、雷達等電子設備中得到了很好的應用。本文將ad6620成功地應用到超聲頻譜多普勒成像中，完成了其硬件設計和軟件編程。

頻譜多譜勒系統(tǒng)中的正交解調(diào)部件

超聲頻譜多普勒系統(tǒng)分為正交解調(diào)，距離選通和頻譜分析3個部件，它們都受一個cpu控制，需要與該cpu通訊。其中，正交解調(diào)部件由一個數(shù)字下變頻器ad6620實現(xiàn)，它的原理框圖如圖1所示。

接收到的回波信號放大后可表示為：

x（t）=a（t）cos[w0t+φ（t）]

把x（t）分成兩路分別與2cosw0t與-2sinw0t相乘，并用低通濾波器濾除其高頻成份，可得上通道的輸出為：

va’（t）= a（t）·cos[w0t+φ（t）]×2cosw0t
　 　 　 = a（t）·cosφ（t）+a（t）·cos（2w0t+φ（t）]

低通濾波后的輸出為：

va（t）=a（t）·cosφ（t）

同時可得下通道的輸出為：

vb（t）=a（t）·sinφ（t）

將va（t）和vb（t）合成復值信號v（t）=va（t）+jvb（t），就可以進行后面的距離選通、頻譜分析等處理。

數(shù)字下變頻器 ad6620

ad6620主要有以下特征：16位線性比特補碼輸入（另加3比特指數(shù)輸入）；單信道實數(shù)輸入模式最大輸入數(shù)據(jù)率高達67msps，雙信道實數(shù)輸入模式與單信道復數(shù)輸入模式最大輸入數(shù)據(jù)率高達33.5msps；具有可編程抽取fir濾波器與增益控制，抽取率在2-16384之間可編程，具有并行、串行兩種輸出模式，并行模式為16位補碼輸出。

ad6620主要由4個內(nèi)部信號處理單元組成，頻譜變換單元、二階固定系數(shù)梳狀濾波抽取濾波器（cic2）單元、五階固定系數(shù)梳狀濾波抽取濾波器（cic5）單元和一個系數(shù)可編程的ram系數(shù)抽取濾波器（rcf）單元。

方案設計

算法設計

在ad6620中，輸入信號為14位的數(shù)字信號，它分別與兩路32位解調(diào)信號cos（2πnf0/fs）和-sin（2πnf0/fs）相乘得到上下兩路輸出，分別為va’和vb’，保留結(jié)果的高18位，然后經(jīng)過兩級級聯(lián)cic濾波器抽取濾波，輸出經(jīng)過低通濾波，最后得到兩路16位輸出信號vs和vb。

低通濾波器的設計要綜合考慮信號的能量和信噪比，通帶增寬可以增強信號能量，但也會增大誤差，阻帶的截止頻率和衰減必須能夠有效地抑制高次諧波和其他高頻噪聲的干擾。本文采用的濾波器的通帶截止頻率為400khz，阻帶截止頻率為1.2mhz，阻帶衰減大于50db。

在本系統(tǒng)中，cic2、cic5和rcf的抽取率分別為2，4、1。它們的傳遞函數(shù)分別為：

值得注意的是：以上傳遞函數(shù)所對應的采樣率是不同的，假設ad6620輸入數(shù)據(jù)的采樣率為25mhz，則hcic2對應的采樣率為25mhz，hcic5對應的采樣率為12.5mhz，hrcf對應的采樣率為3.125mhz， 若要得到它們級聯(lián)后總的頻率特性，需要將它們的采樣率統(tǒng)一折算到25mhz。折算后的傳遞函數(shù)為：

硬件接口

與cpu接口

cpu采用mcf5206，與cpu接口包括3位地址線cpu_addr[2..0]、8位數(shù)據(jù)線cpu_db[7..0]、片選線/cpu_cs、讀信號cpu-rd和寫信號cpu_wr，其中，cpu的地址線需要先在pld中完成譯碼后產(chǎn)生3位地址線再送給ad6620，pld選用altera公司的acex 1k系列的ep1k100qc208-3芯片，由于cpu的工作電壓為5.0v，而ad6620的工作電壓為3.3v,因此cpu的控制信號必須經(jīng)過電平轉(zhuǎn)換電路才與ad6620相連，本文采用pi74lcx245作為電平轉(zhuǎn)換芯片，它還具有控制數(shù)據(jù)流動方向的功能。方向控制信號由cpu的r/#w和片選信號組成。

與距離選通部件的接口

輸出16位數(shù)據(jù)data[5.0]作為距離選通部件的輸入，輸出dv的高電平表示輸出數(shù)據(jù)有效，低電平表示輸出數(shù)據(jù)無效；輸出i/q在輸出數(shù)據(jù)有效時，其高電平表示輸出i數(shù)據(jù)，低電平表示輸出q數(shù)據(jù)，輸出的i、q兩路數(shù)據(jù)分時共用16位數(shù)據(jù)線，利用dv、i/q和時鐘將兩路數(shù)據(jù)分開，這部分電路在pld中實現(xiàn)。

軟件設計

ad6620工作參數(shù)的配置

ad6620的初始化可以由外部控制單元通過ad6620的微處理器接口進行，完成工作模式，nco參數(shù)、濾波器參數(shù)等設置，外部控制單元還可以通過微處理器接口對ad6620內(nèi)部寄存器進行動態(tài)讀寫，實現(xiàn)對ad6620動態(tài)實時控制，外部控制單元根據(jù)ad6620的輸出結(jié)果，通過對ad6620進行動態(tài)控制，完成輸入/輸出信號幅度，nco頻率與相位的調(diào)整，實現(xiàn)載波同步以及自動增益控制。

ad6620的微處理器接口有兩種模式：mode0與mode1，二者可以通過mode引腳進行選擇。

初始化時如果外部控制單元選擇的時鐘比ad6620的主時鐘低，則對時序的要求較低,外部控制單元與ad6620主時鐘并不要求同步，如外部控制單元選擇的工作時鐘比ad6620的主時鐘高，則對時序的要求很高，必須注意二者的同步關(guān)系，或者外部控制單元進行操作時要插入一些等待周期。

cpu對ad6620的初始化設置流程

ad6620在開始工作前，需要初始化，應用ad6620的關(guān)鍵也是根據(jù)所要實現(xiàn)的功能對其進行初始化設置。首先，要使reset引腳有效，保持至少30ns的低電平后變?yōu)楦唠娖?，這樣，就完成了對ad6620的硬啟動，然后，cpu就可以對ad66620的內(nèi)部寄存器進行初始化配置，采用前文所述算法，初始化設置流程如下：

（1）首先，令模式控制寄存器（0x300）的0位為1，使ad6620處于soft_reset狀態(tài)，這時可以對寄存器編程，配置完成后，再令0x300的0位為0，使ad6620脫離soft_reset狀態(tài)，這時ad6620才開始工作，在整個編程過程中,應使ad6620初始處于soft_meset狀態(tài)，也就是0x300的0位應始終為1；

（2）設置ad6620濾波器的8個系數(shù)ram，數(shù)據(jù)為20位補碼，地址為0x000-0x007，對應數(shù)據(jù)分別為0x00838，0xe5374、0x10803、0x7ffff、0x7ffff、0x10803、0xe5374和0x00838；

（3）將地址為0x100-0x107的8個36位rcf數(shù)據(jù)ram全部清零；

（4）將地址為0x301的8位寄存器寫為0x06；

（5）將地址為0x302的32位寄存器寫為0xffffffff；

（6）將地址為0x303的32位寄存器寫為0x248e8a72；

（7）將地址為0x304的16位寄存器寫為0x0000；

（8）將地址為0x305-0x30d的9個8位寄存器分別寫為0x00、0x01、0x05、0x03、0x07、0x00、0x00、0x07和0x00。

（9）將地址為0x300的8位寄存器寫為0x00。

以上配置完成后，ad6620即可開始工作。

實驗結(jié)果

將兩個頻率分別為3.125mhz和1.5625mhz的正弦信號疊加，作為ad6620的輸入信號：

x=（213-1）·[sin（2π×3.125×n/25+sin（2π×1.5625×n/25）]×8191/13983，n=0，…，255；

采樣率為25mhz，共取256個點，可以發(fā)現(xiàn)，這256個點中每16個為一個周期，共16個周期，這16個點為：0，5229，8191，7826，4798，1040，-1405,0,1557，1405,-1040，-4798，-7826，-8191,-5229。將該256個點放在rom中,作為測試的輸入數(shù)據(jù)，并使ad6620中nco的解調(diào)頻率為3mhz。

用邏輯分析儀將輸入、輸出采下，將經(jīng)ad6620作正交解調(diào)、濾波后，輸出的兩路1，q信號分別處理后如圖2所示，從圖2中可以看出,這兩路輸出信號為同頻率的嚴格正交的單頻正弦信號，將這兩路信號合成為一個復信號，其功率譜如圖3所示，可見，該信號的頻率為0.125mhz，恰好等于3.125mhz減去3mhz，而輸入信號中頻率為1.5625mhz的成分經(jīng)解調(diào)、濾波后，已被濾除。

結(jié)語

本文將廣泛應用于通信領(lǐng)域的數(shù)字下變頻器ad6620成功地應用到超聲頻譜多普勒成像中，完成了其硬件設計和軟件編程，不但實現(xiàn)了正交解調(diào)功能，而且大大地提高了系統(tǒng)的靈活性和開放性，簡化了設計開發(fā)過程。