如何同步多個(gè)AD9779 DAC
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圖5. 可編程時(shí)序裕量和負(fù)載信號(hào)產(chǎn)生詳情
圖6. SYNC_I、DACCLK和DATACLK的內(nèi)部時(shí)序
圖5更詳細(xì)地顯示了圖4中虛線所示的電路。在電路內(nèi)部，F(xiàn)F5輸入端的信號(hào)相互之間必須滿足建立保持要求。FF5輸入端的無(wú)效時(shí)序可能導(dǎo)致REFCLK與數(shù)字輸入數(shù)據(jù)之間的同步丟失。此點(diǎn)的時(shí)序故障通常表現(xiàn)為DAC輸出噪底的提高。對(duì)于DACCLK和SYNC_I輸入，F(xiàn)F5輸入端的時(shí)序要求變?yōu)榻⒈３忠蟆?/DIV>
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改變同步輸入延遲可以有效移動(dòng)REFCLK/SYNC_I的有效時(shí)序窗口。在實(shí)際應(yīng)用中，對(duì)于給定的同步輸入延遲，將產(chǎn)生一個(gè)具有給定寬度的有效REFCLK/SYNC_I時(shí)序窗口。如果時(shí)序裕量按1遞增，可以將時(shí)序裕量值設(shè)置為SYNC IRQ的設(shè)置值。將時(shí)序裕量設(shè)置為此值時(shí)，事實(shí)上是將SYNC IRQ設(shè)置為0裕量。SYNC IRQ不區(qū)別建立和保持違規(guī)引起的時(shí)序誤差。然而，根據(jù)設(shè)計(jì)，當(dāng)可編程時(shí)序裕量超過(guò)建立和保持裕量二者中的較小者時(shí)，SYNC IRQ置1.用戶可以通過(guò)提高寄存器0x06位[3:0]的值來(lái)提高時(shí)序裕量。對(duì)于0裕量，如果存在任何偏向敏感(建立或保持)特性的漂移，則SYNC IRQ置1.
事實(shí)上，DACCLK會(huì)對(duì)邊沿檢測(cè)器的輸出進(jìn)行采樣。邊沿檢測(cè)器的輸出是一個(gè)邏輯高電平寬度等于一個(gè)DACCLK周期的單脈沖。為使負(fù)載信號(hào)有效，邊沿檢測(cè)器的輸出在圍繞內(nèi)部DACCLK信號(hào)上升沿的給定時(shí)序窗口內(nèi)必須保持穩(wěn)定(高電平或低電平)。
假設(shè)可編程時(shí)序裕量設(shè)為0,并且FF5輸入端的時(shí)序有效，則FF3和FF4的Q輸出相同，SYNC IRQ處于復(fù)位狀態(tài)。在同樣的條件下，如果FF5輸入端的時(shí)序無(wú)效，則FF3和FF4的輸出不同，SYNC IRQ置1.如果FF5輸入端存在有效的時(shí)序條件，則必須將可編程時(shí)序裕量設(shè)置為大于0的值才能確定時(shí)序裕量。
設(shè)計(jì)一個(gè)在主/從同步配置下使用AD9779的系統(tǒng)時(shí)，推薦的程序是在SYNC IRQ置1前找出SYNC_O_DELAY的值(在該值時(shí)，可編程時(shí)序裕量可以設(shè)置為最大可能的值)，這代表最佳的時(shí)序和最大的時(shí)序裕量。然后，用戶可以降低可編程時(shí)序裕量的值。可編程時(shí)序裕量的降幅代表SYNC IRQ對(duì)漂移的敏感度。
在AD9779可以接收的高DACCLK頻率時(shí)，DACCLK和SYNC_I的有效時(shí)序窗口可能占DACCLK周期相當(dāng)大的一部分。然而，在較低的DACCLK頻率時(shí)，可編程時(shí)序裕量的范圍可能不會(huì)讓用戶有機(jī)會(huì)找到無(wú)效的時(shí)序窗口。這種情況下，用戶可以確信：在正常漂移下，AD9779不會(huì)隨溫度漂移到無(wú)效時(shí)序狀況中。
為確保同步，SYNC_I的最大速率為DATACLK/2,其中DATACLK是AD9779的輸入數(shù)據(jù)速率(不是DACCLK)。圖6給出了應(yīng)用SYNC_I的兩個(gè)可能示例。在這兩個(gè)例子中，AD9779均處于4×插值模式，SYNC_I以DACCLK/8的速度運(yùn)行。因此，4×線也是DATACLK輸出信號(hào)。在圖6 (a)中，DACCLK偏移值設(shè)為00000.在內(nèi)部SYNC_I延遲(a)信號(hào)的上升沿，DACCLK上升沿使所有DATACLK輸出位復(fù)位到0.注意，為在時(shí)間(X)設(shè)置4×線，SYNC_I延遲必須發(fā)生在相對(duì)于DACCLK的窗口(Y)。如果SYNC_I延遲(a)的發(fā)生時(shí)間略微提前或落后于此窗口，4×線的上升沿將提前或滯后一個(gè)DACCLK周期。
注意，當(dāng)DACCLK偏移值為00000時(shí)，應(yīng)用SYNC_I延遲(a)與4×線的上升沿之間存在一個(gè)DACCLK周期的延遲。
在圖6 (b)中，DACCLK偏移值在時(shí)間(Z)設(shè)為00010.因此，8×、4×和2×設(shè)為010(與DACCLK偏移位一致)。4×線(DATACLK輸出)的下一個(gè)上升沿出現(xiàn)在3個(gè)DACCLK周期之后。
評(píng)論