你了解ADC嗎?模數(shù)轉(zhuǎn)換器(ADC)不同類(lèi)型數(shù)字輸出深

　　提高可用帶寬、改善動(dòng)態(tài)范圍、降低系統(tǒng)噪聲的需求，導(dǎo)致轉(zhuǎn)換器設(shè)計(jì)的采樣速率和分辨率不斷提高，因而必須使用速度更快、效率更高的數(shù)據(jù)接口。為此推出的JESD204標(biāo)準(zhǔn)利用CML技術(shù)實(shí)現(xiàn)其物理接口。該標(biāo)準(zhǔn)最初要求高達(dá)3.125Gbps的輸出速率，這一數(shù)據(jù)速率超過(guò)了CMOS和LVDS的能力。最新版本JESD204B規(guī)定了輸出數(shù)據(jù)速率高達(dá)12.5Gbps的幾類(lèi)轉(zhuǎn)換器，CMOS和LVDS接口完全遙不可及。然而，使用差分信號(hào)雖然有這么多優(yōu)勢(shì)，但仍有幾點(diǎn)必須注意。

使用LVDS和CML等差分信號(hào)

　　考慮任何采用差分信號(hào)的更高速接口技術(shù)時(shí)，可以應(yīng)用類(lèi)似的原則。事實(shí)上，數(shù)據(jù)轉(zhuǎn)換速度越高，則越需要注意這些事項(xiàng)。對(duì)于Gbps范圍內(nèi)的數(shù)據(jù)速率，工藝和電路板幾何尺寸變得更小，由于傳輸距離短得多，串?dāng)_等不良效應(yīng)可能會(huì)成為問(wèn)題。隨著轉(zhuǎn)換器采樣速率和分辨率不斷攀升，對(duì)更高速接口的需求是一個(gè)自然而然的結(jié)果。為此，業(yè)界首先引入了LVDS技術(shù)，爾后又推出了物理接口使用CML的JESD204接口規(guī)范。

　　使用差分信號(hào)時(shí)，第一件事是要確保系統(tǒng)正確端接。雖然接收器(FPGA或ASIC)可能有內(nèi)部終端，但有時(shí)候這并不足以適當(dāng)?shù)囟私酉到y(tǒng)，不采取其它措施的話(huà)，接收端數(shù)據(jù)捕捉可能會(huì)受影響。圖3和圖4顯示了典型的LVDS和CML驅(qū)動(dòng)器以及接收器所需的端接?？梢允褂靡粋€(gè)差分端接電阻(RTDIFF)，或者使用兩個(gè)單端端接電阻(RTSE)。最終的端接電阻應(yīng)約等于100Ω。使用兩個(gè)50Ω單端端接電阻可以進(jìn)一步抑制共模噪聲，適合需要保證這一特性的應(yīng)用。

　　除了要求正確端接以外，還必須注意傳輸線路的物理布局。關(guān)于差分走線的設(shè)計(jì)，有幾個(gè)常見(jiàn)的誤解。有人說(shuō)共面差分傳輸線路(圖5a)優(yōu)于寬邊差分傳輸線路(圖5b)。然而，在噪聲耦合抑制方面，這兩類(lèi)差分傳輸線路均無(wú)優(yōu)勢(shì)可言。對(duì)于相同距離的有源傳輸線路，兩種情況下的噪聲大致相當(dāng)。共面差分傳輸線路的優(yōu)勢(shì)在于設(shè)計(jì)簡(jiǎn)便且易于制造。寬邊差分傳輸線路則更難以進(jìn)行PCB布線，而且精密對(duì)準(zhǔn)兩層以保證重疊是一件很困難的事，對(duì)于電路板制造商來(lái)說(shuō)比較麻煩。

　　圖5a. 寬邊傳輸線路。圖5b. 共面?zhèn)鬏斁€路。

　　另一個(gè)常見(jiàn)的誤解是差分傳輸線路必須緊密耦合才能實(shí)現(xiàn)最佳性能。實(shí)際上，當(dāng)差分傳輸線路緊密耦合時(shí)，各走線的阻抗會(huì)高于所需的最佳值50Ω。此外，由于幾何尺寸更小，集膚效應(yīng)損耗和串?dāng)_會(huì)增加。在制造過(guò)程中，傳輸線路的阻抗也會(huì)變得更加難以控制。例如，假設(shè)緊密耦合的差分傳輸線路具有100 Ω差分阻抗和5.0密爾的走線寬度，則在容差為+/- 1.0密爾的制造工藝中，阻抗偏差為+/- 10%。這一影響還要加倍，因?yàn)椴罘謱?duì)有兩條傳輸線路，偏差量將相當(dāng)可觀。不僅各傳輸線路的阻抗會(huì)有偏差，而且當(dāng)線路分開(kāi)以進(jìn)入封裝或連接器時(shí)，還會(huì)出現(xiàn)阻抗不連續(xù)現(xiàn)象圖6顯示了當(dāng)差分傳輸線路必須分開(kāi)以進(jìn)入封裝或連接器時(shí)，兩種情況下的阻抗不連續(xù)的相對(duì)幅度差異。