減小SoC系統(tǒng)測試功耗的方法

引言

隨著現(xiàn)代半導(dǎo)體技術(shù)的發(fā)展，將整個系統(tǒng)集成在一個芯片上成為可能，即通常所說的片上系統(tǒng)集成soc(system-on-chip)。由于soc的結(jié)構(gòu)特點(diǎn)，dft成為soc設(shè)計(jì)中的一項(xiàng)關(guān)鍵技術(shù)。由于任何一種測試方法的基本原理都是敏化和傳遞故障，因此不可避免地使電路內(nèi)部節(jié)點(diǎn)的翻轉(zhuǎn)情況變得更加密集，同時邏輯設(shè)計(jì)所采用的低功耗設(shè)計(jì)在測試模式下通常無法起作用，從而在測試模式下必然會產(chǎn)生出比正常工作狀態(tài)大得多的功率消耗。測試功耗問題將會極大影響產(chǎn)品成品率。因此降低測試功耗是所有測試方法在處理高性能電路系統(tǒng)時必須考慮的問題。

功耗分析

功耗問題是目前 cmos數(shù)字集成電路設(shè)計(jì)中至關(guān)重要的因素。cmos 數(shù)字電路的功耗一般可以表示為：

p=pd+psc+pi (1)

pd為動態(tài)功耗，它表示當(dāng)電路中的節(jié)點(diǎn)電壓發(fā)生0→1 或者 1→0 跳變時，節(jié)點(diǎn)電容進(jìn)行充放電時所消耗的能量。

動態(tài)功耗可以表示為：

其中vdd為電源電壓；ci為節(jié)點(diǎn)i的負(fù)載電容；ai為節(jié)點(diǎn)i 在單個工作時鐘周期內(nèi)發(fā)生翻轉(zhuǎn)的次數(shù)；n為電路中節(jié)點(diǎn)的數(shù)目。

psc為瞬態(tài)功耗，是節(jié)點(diǎn)跳變時，驅(qū)動管與負(fù)載管瞬間同時導(dǎo)通而產(chǎn)生的功耗。pi為漏電流造成的靜態(tài)功耗。

在cmos 數(shù)字電路中，動態(tài)功耗是最主要的功耗。典型系統(tǒng)中動態(tài)功耗將占到總功耗的 90％～95％。因此在以下的分析中將忽略靜態(tài)功耗和瞬態(tài)功耗。

降低功耗的方法和途徑

由公式 （2） 可以看到，系統(tǒng)功耗主要取決于系統(tǒng)電源電壓、負(fù)載電容及節(jié)點(diǎn)電平的翻轉(zhuǎn)概率。因此低功耗設(shè)計(jì)主要從以上三個方面著手。值得注意的是，低功耗設(shè)計(jì)是一個整體，單單考慮一方面是不夠的。

改變電源電壓

功耗與電源電壓的平方成正比，因此降低電源電壓是降低功耗的有力措施。不需要改變電路的結(jié)構(gòu)降低電源電壓就可以取得減少功率的顯著效果，而且降低電壓是針對整個芯片，而不是針對某個單元，因此降低電源電壓比減少負(fù)載電容和降低節(jié)點(diǎn)的翻轉(zhuǎn)概率更易見效，但降低電壓并不是無限制的，降低電壓必須考慮電路的速度。
電壓降低時，延時增加，導(dǎo)致電路性能下降，由于cmos器件電流 idd∝（vdd vt ）2，可得電路延時：

其中vt為閾值電壓。

當(dāng)vdd>>vt時降低電壓導(dǎo)致延時呈線性增加，此時可以用改變電路結(jié)構(gòu)等措施來彌補(bǔ)低電壓帶來的延時的增加，但當(dāng)電壓進(jìn)一步降低到接近閾值電壓時，漏電流急劇增加。為了避免這種情況發(fā)生，電壓最多只能降低到2vt左右。

改變負(fù)載電容

動態(tài)功耗與負(fù)載電容成正比。因此減少負(fù)載電容成為降低動態(tài)功耗的另一種途徑。在cmos 數(shù)字電路中電容主要由兩部分組成，一部分是器件柵極電容和節(jié)點(diǎn)電容，它們和器件工藝有關(guān)。另一部分是連線電容。值得注意的是，隨著工藝的發(fā)展，布線電容已經(jīng)超過器件電容。為了減少電容，在工藝方面可以選擇小的器件，物理設(shè)計(jì)時減少連線長度。

改變節(jié)點(diǎn)電平的翻轉(zhuǎn)概率

基于掃描的可測性技術(shù)原理

所謂基于掃描的可測性技術(shù)，其核心是在電路中使用掃描寄存器（sr）來提高電路的可觀測性和可控性。掃描寄存器是一種同時具有移位和并行載入功能的寄存器。寄存器的存儲單元可用作觀測點(diǎn)或控制點(diǎn)。在控制信號和時鐘信號的作用下，掃描寄存器可以實(shí)行掃入（scan-in）和掃出(scan-out)操作。測試過程包括測試矢量的串行掃入、計(jì)算、采樣和測試結(jié)果的串行掃出。而在一般工作模式下，掃描寄存器的移位功能將被禁止，系統(tǒng)恢復(fù)正常的工作方式。

測試功耗分析

對于全掃描結(jié)構(gòu)，在測試模式下，由掃描寄存器組成的移位寄存器鏈需要進(jìn)行串行的掃入和掃出操作。移位所采用的測試矢量可以看作是一組接近隨機(jī)數(shù)的二進(jìn)制序列。對于一個存在 n 個寄存器的系統(tǒng)，其測試功耗可通過公式 （4）進(jìn)行估算。

pclk為時鐘樹的功耗，由時鐘頻率以及時鐘樹的構(gòu)成決定；psr為掃描鏈的功耗，其中aij為第i 個掃描寄存器在第 j 個時鐘周期的翻轉(zhuǎn)概率，psri為單個掃描寄存器單次翻轉(zhuǎn)的功耗，由時鐘頻率和庫的參數(shù)具體決定，因此可以看出，aij將最終決定掃描寄存器鏈的功耗，進(jìn)而決定掃描鏈的功耗；pc為組合電路功耗，其中pcj為第 j 個時鐘周期組合電路的功耗，此部分功耗與組合電路結(jié)構(gòu)、掃描鏈的配置、組合電路輸入端信號、掃描寄存器的翻轉(zhuǎn)情況以及時鐘頻率有關(guān)。整個測試過程中的第 n 個時鐘周期為電路運(yùn)算周期，由于這部分功耗相對整個測試功耗所占比重較小，并且僅與實(shí)際電路結(jié)構(gòu)有關(guān)，因此沒有包含在公式 （4）的計(jì)算中。

從公式 （4）可以看出，在測試頻率不改變的情況下，掃描寄存器翻轉(zhuǎn)概率就成為影響測試功率的決定性參數(shù)。假設(shè)測試矢量單位長度內(nèi)存跳變（0→1或1→0）的概率為cin，計(jì)算結(jié)果單位長度內(nèi)存跳變的概率為cout。同時定義掃描寄存器的位通過率rbp為完成一個測試矢量的掃入或掃出的操作過程中，通過某寄存器的數(shù)據(jù)位數(shù)。則可以得到：

當(dāng)所有寄存器單次翻轉(zhuǎn)的功率相同時，由公式(5)可得：

對于測試矢量這種類隨機(jī)數(shù)序列，其中的平均跳變概率接近常數(shù)，因此位通過率將直接反映測試系統(tǒng)的功耗，包括寄存器功耗和組合電路功耗。

低測試功耗的掃描結(jié)構(gòu)

掃描結(jié)構(gòu)的基本原理是通過最少的輸入端口將所希望的值寫入相應(yīng)的寄存器內(nèi)，或者通過最少的輸出端口將所有寄存器內(nèi)的值讀出。

對于目前通用的掃描結(jié)構(gòu)，掃入一條測試矢量時，測試矢量的每一位都會通過掃描鏈的鏈頭（掃描鏈的第一個寄存器），即鏈頭的位通過率為n，其后的寄存器的位通過率依次遞減，總的位通過率

其結(jié)果是寄存器多了很多冗余翻轉(zhuǎn)，導(dǎo)致測試的功率成倍增加。針對這種情況，在以上分析基礎(chǔ)上，提出一種綜合考慮各種可測性因素的位通過率優(yōu)化結(jié)構(gòu)——掃描陣列。該結(jié)構(gòu)通過合理的結(jié)構(gòu)調(diào)整，有效地降低了系統(tǒng)總體的位通過率，并可以降低內(nèi)部掃描鏈的工作頻率，從而實(shí)現(xiàn)了對測試功耗的全面優(yōu)化。 圖1 掃描陣列結(jié)構(gòu)框架示意圖

掃描陣列結(jié)構(gòu)框架示意圖如圖1所示。圖中矩形方框?yàn)閽呙杓拇嫫?，正方形框?yàn)殒i存器。虛線框中是一個l h的二維掃描寄存器矩陣（本圖為掃描陣列結(jié)構(gòu)的簡化圖，掃描寄存器的端口未標(biāo)出）。這個結(jié)構(gòu)的特點(diǎn)在于把在原始電路中采用一維掃描鏈需要組成長度為 n 的掃描鏈改善為采用了 l h 的二維矩陣來構(gòu)造掃描陣列的 h 個分支掃描鏈，其中 l h＝n，且 h<

掃描陣列結(jié)構(gòu)在執(zhí)行掃入操作時，首先在clk控制下將h位測試矢量串行掃入主干掃描鏈。完成后，在clkh控制下將此h位測試矢量并行掃入分支掃描鏈，同時主干掃描鏈開始掃入接下來的h位測試矢量，直至完成n位測試矢量的掃入。clk與clkh的時序關(guān)系如圖2所示。

對于掃描陣列結(jié)構(gòu)，通過分析，我們可得此結(jié)構(gòu)所有的寄存器的位通過率為：
公式

根據(jù)前面的分析可知，在測試矢量確定的情況下，位通過率將決定系統(tǒng)的測試功耗。對比公式(7)與公式(8)，當(dāng)h<