CMOS 2.0：后納米芯片時代的分層邏輯

五十多年來，半導體行業(yè)一直依賴一個簡單的方程式——縮小晶體管，在每片晶圓上封裝更多晶體管，并隨著成本的下降而看到性能飆升。雖然每個新節(jié)點在速度、能效和密度方面都提供了可預測的提升，但這個公式正在迅速耗盡。

隨著晶體管接近個位數納米工藝，制造成本正在飆升，而不是下降。電力傳輸正在成為速度與熱控制的瓶頸，定義摩爾定律的自動性能提升正在減少。

為了保持進步，芯片制造商已經開始抬頭看——字面意思。他們不是將所有內容都構建在一個平面上，而是垂直堆疊邏輯、電源和內存。雖然 2.5D 封裝已經將其中一些投入生產，將芯片并排放置在中介層上，但 imec 的 CMOS 2.0 提案更進一步。它創(chuàng)建了一個由專用層組成的晶圓級層餅，每個層都針對其功能進行了優(yōu)化，并通過超密集互連連接。

吸引力是顯而易見的。3D 片上系統(tǒng)可以提供更大的帶寬、更高的密度和更低的能耗，而無需僅僅依賴越來越小的晶體管。但挑戰(zhàn)同樣重大。將晶圓層調整到亞微米公差、管理熱應力以及重新思考設計和制造的每個階段都需要行業(yè)前所未有的協(xié)調水平。

與此同時，對計算能力的需求正在加速增長。人工智能訓練工作負載、高級分析和無處不在的連接正在推動數據中心和設備制造商尋找維持增長的新方法。

“下一個時代將不僅僅由更小的晶體管來定義，”imec 總裁兼首席執(zhí)行官 Luc Van den hove 在 ITF World 的一次演講中說?！斑@將是關于在三個維度上集成功能，以克服二維擴展的瓶頸?！?/p>

CMOS 2.0 既簡單又激進。基本思想是將芯片分成幾層，獨立完善每一層，并將它們粘合在一起，就好像它們是一個單片設備一樣。從理論上講，這是超越納米片的下一步。在實踐中，它將測試該行業(yè)是否能夠像曾經擴展晶體管一樣有效地擴展復雜性。

什么是CMOS 2.0？
CMOS 2.0 的核心是努力超越單個單片芯片的限制。每一層不是在同一平面上集成邏輯、存儲器和模擬塊，而是獨立制造并針對其作用進行優(yōu)化，然后堆疊成一個統(tǒng)一的組件。

該方法結合了四個主要概念：

• 背面供電，將電源軌從正面金屬堆棧重新定位到晶圓的后部。這減少了紅外壓降，并釋放了信號而不是配電的路由資源。

• 細間距混合鍵合，使用銅對銅互連連接堆疊層，其規(guī)模遠小于傳統(tǒng)微凸塊。

• 互補 FET （CFET），垂直堆疊 n 型和 p 型晶體管，以縮小標準電池高度并提高密度。

• 雙面處理，允許設計人員在晶圓的兩側構建觸點、過孔甚至晶體管。這將創(chuàng)建新的路由和集成選項。

原則上，這種分層架構可在邏輯和存儲器之間實現(xiàn)更短的信號路徑和更高的帶寬，同時還通過減少寄生損耗來提高能效。我們的愿景是創(chuàng)建一個功能更像 3D 片上網絡的系統(tǒng)，而不是通過長線連接的塊的扁平組件。

雖然其中一些想法聽起來可能類似于 2.5D 集成，例如安裝在中介層上的小芯片，但存在重要差異。在 2.5D 封裝中，已知良好的芯片并排放置并通過再分布層或硅橋連接。這種方法提高了 I/O 密度并實現(xiàn)了異構集成，但每個芯片仍然是一個離散的實體，通常具有自己的封裝和單獨的配電。相比之下，CMOS 2.0 旨在實現(xiàn)真正的晶圓級堆疊，其中層在整體結構中面對面（或面對面）粘合，并以更細的間距相互連接。結果實際上是一個垂直組裝而不是水平組裝的大模具。

“僅僅擴展晶體管已經不夠了。我們需要在各個維度上擴展系統(tǒng)，“Van den hove 說?！巴ㄟ^垂直集成不同的功能，我們可以不斷提高密度和功率，而不必僅僅依賴門長的減少。”

圖1：imec首席執(zhí)行官Luc Van den hove在ITF World上展示3D堆棧。資料來源：半導體工程/Gregory Haley

這種區(qū)別對性能、成本和可制造性具有重大影響。雖然 2.5D 系統(tǒng)可以重復使用現(xiàn)有的工藝流程和測試基礎設施，但 CMOS 2.0 需要重新考慮從晶圓減薄和鍵合到熱管理和 EDA 工具的所有內容。每一層都必須精確對齊，無空隙粘合，并在線驗證，以避免復合良率損失。

“我們的想法是將晶圓視為一個平臺，您可以在多層中構建，每個層都有自己的最佳技術，”imec 研發(fā)副總裁 Julien Ryckaert 說?！斑@意味著您可以在每一層中使用不同的節(jié)點、不同的設計規(guī)則和不同的材料，以獲得最佳性能和成本。”

盡管混合粘合和背面供電已在測試車輛中得到證明，但將它們與垂直 CFET 和雙面加工相結合會帶來相當大的復雜性。對于大多數晶圓廠來說，這不僅代表著工藝變革，而且代表著芯片構思、設計和批量生產方式的根本轉變。

CMOS 2.0 的優(yōu)勢
雖然堆疊晶圓的想法聽起來很簡單，但 CMOS 2.0 背后的四大技術支柱中的每一個都代表著與傳統(tǒng)半導體制造的重大背離。這些支柱共同定義了該方法的技術基礎，并強調了為什么它既有希望又難以大規(guī)模實施。

背面供電將電源軌移動到晶圓的背面，使設計人員能夠清除正面金屬層上有價值的布線。這減少了IR壓降并改善了時序收斂，尤其是在密集的標準單元陣列中。英特爾已經展示了一種名為 PowerVia 的背面電源架構，而 imec 自己的背面觸點也顯示出壓降顯著降低。然而，集成背面過孔和金屬化需要晶圓減薄和專門處理，以防止翹曲和污染。

需要細間距混合鍵合，以比傳統(tǒng)微凸塊更窄的間距通過銅對銅互連連接每個堆疊層。雖然微凸塊間距通常為 40 至 50 微米，但混合鍵合的目標小于 2 微米。這可以在層之間實現(xiàn)巨大的帶寬，但它需要近乎完美的晶圓對準和表面處理，以避免空隙或開放連接。

與此同時，CFET 建立在柵極全周晶體管的概念之上，通過垂直堆疊 n 型和 p 型器件。這種配置將標準單元高度縮短了 30% 至 40%，并提高了邏輯密度，而無需更小的柵極長度。然而，對齊兩種晶體管類型的柵極并通過多層集成觸點會增加光刻、沉積和蝕刻步驟的復雜性。

最終的發(fā)展是雙面加工允許在晶圓的兩側制造器件、觸點和布線層。在成熟的流程中，這可以實現(xiàn)額外的配電、替代互連方案，甚至背面的功能設備。但雙面設計需要用于晶圓翻轉、對準和計量的新工藝模塊，以保持良率和性能。

這些支柱中的每一個在技術上都是孤立的，但將它們組合在一個單一的工藝流程中是CMOS 2.0的獨特之處，而且極難實現(xiàn)。產量管理、過程控制和設計工具準備情況將決定這一愿景是否可以擴展到 HVM。

表 1：imec 的 CMOS 2.0 四大支柱。資料來源：imec

CMOS 2.0如何改變設計規(guī)則
CMOS 2.0不僅僅是重塑工藝流程。它從根本上改變了設計人員對片上系統(tǒng)進行分區(qū)、路由和驗證的看法。在傳統(tǒng) SoC 中，布局規(guī)劃從標準單元的平面畫布和可預測的金屬層堆棧開始。配電和信號路由一起優(yōu)化，前端邏輯和后端互連之間有明確的分離。

當多個層堆疊在整體程序集中時，其中許多假設不再適用。設計人員必須盡早決定哪些塊應該位于哪些層，以及電流將如何垂直流過背面過孔。不是單一的電網，而是具有不同電阻路徑和熱約束的重疊平面。即使是像引腳分配這樣基本的事情也會成為一個三維問題，需要能夠跨多層對布線資源進行建模的工具。

“跨層劃分不僅僅是一個平面規(guī)劃問題，”新思科技高級總監(jiān) Amlendu Shekhar Choubey 說?！八淖兞四鷮﹄娏鬏?、信號完整性以及每個階段需要測試的內容的看法。你必須從一開始就考慮這些限制，否則你永遠不會關閉時機和產量。

這種轉變也會影響寄生提取。較短的垂直互連可以改善延遲，但它們會引入新的電容驅動耦合效應，必須對其進行精確建模。EDA 工作流程必須考慮跨層的熱梯度，因為一層中的熱點可能會降低相鄰層的性能或可靠性。設計人員還需要了解鍵合過程中的機械應力如何隨著時間的推移影響器件性能。

布局和布線工具也需要發(fā)展。今天的引擎是建立在數十年來關于二維布線和標準單元行的假設之上的。當層可以以亞微米間距面對面連接時，布線就更像是組裝 3D 網狀網絡。這需要新的算法和設計規(guī)則，以及可視化工具來幫助工程師了解他們的設計在所有三個維度上的性能。

除了路由之外，簽核和驗證流程也必須進行調整。多層集成需要檢查多個工藝步驟的對準公差、鍵合質量和電源完整性。熱模擬必須跟蹤熱量如何通過不同層以及局部熱點是否會降低性能。如果沒有最新的建模和分析工具，隨著層數的增加，復合產量損失的風險也會增加。

“EDA 不再只是芯片設計，”西門子 EDA 產品管理高級總監(jiān) John Ferguson 說。它是一種整體動物，從概念到邊緣的現(xiàn)場數據。這意味著以一種不會扼殺周轉時間的方式對各層的熱、應力和電效應進行建模。

測試和生命周期遙測正在成為關鍵的差異化因素。在多層組裝中，已知良好芯片經濟性變?yōu)橐阎己脤?，這意味著每個晶圓級層在鍵合前都必須經過測試和驗證。監(jiān)控現(xiàn)場可靠性的能力取決于將傳感器嵌入堆棧深處。構建有效的芯片生命周期管理策略意味著在最早的設計階段整合測試掛鉤和遙測基礎設施。

“測試和芯片生命周期管理不能是事后才想到的，”Synopsys 的 Choubey 說?！霸诖怪倍褩Ｖ校匀恍枰阎己玫男酒同F(xiàn)場遙測路徑?！?/p>

這種復雜程度還需要改變工程團隊的協(xié)作方式。芯片設計、封裝和制造之間的傳統(tǒng)界限開始變得模糊，因為每個學科都更依賴于其他學科。對于許多公司來說，這不僅僅是一次技術轉型。這也是一種文化問題，需要新的工作流程、技能組合和合作伙伴關系。

“將系統(tǒng)拆分為不同的層可以降低每個子系統(tǒng)的復雜性，但也會增加連接它們的復雜性，”西門子 EDA 定制 IC 驗證部門產品管理總監(jiān) WeiLii Tan 說?！艾F(xiàn)在你有相互關聯(lián)的子系統(tǒng)，你必須找出在它們之間路由的最佳方式?！?/p>

制造業(yè)的逆風雖然
CMOS 2.0的愿景令人信服，但要將其投入大批量生產，需要解決一長串制造挑戰(zhàn)。即使單獨而言，這些障礙也是巨大的。

亞微米混合鍵合可能是需要克服的最大技術挑戰(zhàn)。從間距為 40 微米的微凸塊轉變?yōu)?2 微米以下的銅對銅鍵，晶圓對準精度要求低于 100 納米。鍵合界面處的任何顆?；虮砻娲植诙榷伎赡軐е驴障痘螂姎獠贿B續(xù)性。即使是很小的工藝偏移也可能導致產率損失，并級聯(lián)到堆棧的所有層。

“鍵合對準器目前提供低于 50 納米的精度，這意味著晶圓到晶圓的覆蓋精度不到 100 納米，”EV Group 業(yè)務發(fā)展總監(jiān) Bernd Dielacher 說?！斑@種精度水平對于支持 imec 的互連擴展路線圖至關重要?！?/p>

背面加工和晶圓減薄增加了其他挑戰(zhàn)。為了實現(xiàn)背面供電，晶圓必須減薄至 20 微米左右，并極其小心地進行加工，以避免翹曲和污染。處理超薄基材需要專門的載體、臨時粘合劑和尚未標準化的清潔步驟。

“處理超薄晶圓本身就是一個科學領域，”Brewer Science 首席應用工程師 Alice Guerrero 說?！叭绻悴荒芡昝赖乜刂乒?、翹曲和污染，背面集成的所有好處都會消失?！?/p>

工藝復雜性和配方管理也是主要挑戰(zhàn)。混合鍵合和背面金屬化需要精確控制沉積、蝕刻和退火步驟。在許多情況下，工藝窗口非常窄，以至于手動調整配方不再實用。這促使人們越來越依賴機器學習來發(fā)現(xiàn)穩(wěn)定的工藝條件。

“當你看到現(xiàn)代蝕刻工具時，你已經擁有了天文數字的配方，”Lam Research 首席技術和可持續(xù)發(fā)展官 Vahid Vahedi 在 ITF World 的一次演講中說?！爱斈闾砑颖趁嫣幚砗突旌湘I合時，工藝空間就會變得如此之大，以至于你需要人工智能和高級分析才能找到穩(wěn)定的作窗口?！?/p>

材料集成和原子級薄膜呈現(xiàn)出另一層復雜性。當設備垂直堆疊時，薄膜厚度或成分的任何變化都會影響對齊、產量和長期可靠性。原子層沉積 （ALD） 等選擇性沉積技術對于在整個晶圓表面構建均勻的界面變得至關重要。

“一旦設備實現(xiàn) 3D，每個單層都很重要，”ASM 首席執(zhí)行官 Hichem M'Saad 在 ITF World 的一次演講中說?！斑x擇性 ALD 使我們能夠自對準過孔并保持當今全能柵極和未來 CFET 的可靠性?！?/p>

檢測和計量
最后，檢測和計量必須發(fā)展。傳統(tǒng)的光學檢測很難看到粘結層之間埋藏的空隙。雖然正在部署包括紅外成像和 X 射線斷層掃描在內的非破壞性方法來及早發(fā)現(xiàn)缺陷，但隨著工藝步驟的成倍增加和特征尺寸的縮小，缺陷分類仍然是一個瓶頸。

“無損檢測對于產量優(yōu)化至關重要，”Dielacher 說?！叭绻悴荒芗霸缈吹綄又g的空隙，這會導致高廢品率?！?/p>

除了最后階段的計量之外，制造商也越來越認識到在工藝早期發(fā)現(xiàn)潛在晶圓問題的重要性。即使是輕微的翹曲或彎曲也會在減薄和粘合過程中放大，導致對準失敗或部分空隙，從而降低良率。

當多個好的模具堆疊在一起時，經濟風險甚至更高。一個晶圓中的單個潛在缺陷可能會破壞其上鍵合的每一層的價值。出于這個原因，一些晶圓廠正在更早地嘗試更全面的宏觀檢查和偏移跟蹤，以便在高風險晶圓進入鍵合流之前將其標記出來。

“他們正在尋找的是芯片完整性的最大概率，”Microtronic 應用總監(jiān) Errol Acomer 說。“如果你及早發(fā)現(xiàn)某些東西，你可以在它成為一個代價高昂的問題之前對其進行保護?！?/p>

除了提高良率外，早期檢查還可以詳細記錄每個晶圓隨時間變化的狀況，從而在現(xiàn)場發(fā)生故障時更快地進行根本原因分析。

“許多客戶希望在整個生產線上多次獲得每個晶圓的圖像，”Akomer 說?！叭绻院蟪霈F(xiàn)問題，你可以準確追蹤它從哪里開始。”

這些做法起源于汽車和航空航天等高可靠性市場，但它們將與CMOS 2.0越來越相關，在CMOS 2.0中，堆疊多個晶圓層的成本和復雜性將使偏移控制和可追溯性對于經濟可行性至關重要。

可靠性經濟性雖然
CMOS 2.0有望顯著提高密度和性能，但它也帶來了新的可靠性和成本風險，這些風險與平面縮放有著根本的不同。最重要的因素之一是產量堆疊。在單片晶圓堆棧中，每一層都必須符合規(guī)格。如果任何層發(fā)生故障，則整個程序集將丟失。即使是適度的缺陷率也會跨層復合，將有效良率推向挑戰(zhàn)商業(yè)可行性的水平。

已知良好芯片策略已在 2.5D 和多芯片模塊中使用多年，允許制造商在最終組裝之前篩選單個芯片。通過晶圓級鍵合，重點轉移到已知良好的層。這需要在每個構建階段進行嚴格的在線測試和檢查，以及過程監(jiān)控，以便在細微的變化通過堆棧傳播之前捕獲它們。

“一個 AI 包中有 50 個圖塊，一個壞的 GPU 會殺死 49 個好的 GPU，”英特爾代工服務研究員馬克·加德納 （Mark Gardener） 在 ITF World 的一次演講中說?！澳＜壏謷椭辛鳒y試插入成為一種極大的經濟優(yōu)勢。”

除了產量之外，現(xiàn)場可靠性也變得更加復雜。熱循環(huán)、機械應力和電遷移會以不同的方式影響不同的層。故障分析也更加困難，因為傳統(tǒng)的探測和成像技術通常無法在沒有破壞性方法的情況下進入埋層。隨著設備投入生產，制造商將需要新的策略來監(jiān)控現(xiàn)場健康狀況并預測隨時間推移的退化情況。

另一個經濟考慮因素是 3D 晶圓堆疊的投資是否對所有市場都有意義。雖然高性能計算可以吸收更高的工藝成本來獲得密度和帶寬，但許多其他細分市場可能會發(fā)現(xiàn)經濟性令人望而卻步。成熟的節(jié)點將繼續(xù)發(fā)揮重要作用，尤其是在成本、功耗和可靠性勝過原始晶體管密度的情況下。

“像 130 納米和 22 納米這樣的節(jié)點不是傳統(tǒng)節(jié)點;它們對于電氣化和射頻至關重要，“GlobalFoundries首席技術官Gregg Bartlett在ITF World的一次演講中說。“我們可能沒有在魅力層以下投入足夠的研發(fā)?！?/p>

目前，CMOS 2.0 的經濟性可能會有利于那些能夠以卓越的性能和節(jié)能來證明更高成本的應用。但隨著工藝成熟度的提高，其中一些好處可能會向下游遷移，就像先進封裝在過去十年中開始做的那樣。

競爭性選項
CMOS 2.0并不是擴展擴展的唯一策略。代工廠和系統(tǒng)公司也在大力投資替代路徑，每種路徑都有自己的一套好處和權衡。

最成熟的替代方案是在中介層上使用小芯片進行 2.5D 集成。這種方法允許設計人員將邏輯、存儲器和模擬功能分解到單獨的芯片中，然后將它們并排連接到硅或有機基板上。好處是靈活性。每個芯片都可以在最合適的節(jié)點上制造，獨立測試，并在流程后期組合。已知的良好芯片經濟性、成熟的工藝工具和更簡單的良率管理使 2.5D 對于從高端 GPU 到網絡 ASIC 的各種應用具有吸引力。

然而，2.5D 集成有其局限性。即使使用先進的再分布層和硅橋，小芯片之間的 I/O 密度也比混合鍵合所能達到的密度低幾個數量級。電力傳輸仍然更加復雜，并且隨著數據通過更長的水平路徑，信號延遲也會增加。對于需要海量帶寬和緊密集成的工作負載，2.5D 可能還不夠。

第二種選擇是CFET器件的單片縮放，無需晶圓堆疊。通過垂直組合 n 型和 p 型柵極全周晶體管，設計人員可以在不改變集成模型的情況下降低電池高度并提高密度。這種方法利用現(xiàn)有的工藝流程，避免了多層組件的對齊和粘合挑戰(zhàn)。權衡是，擴展最終會再次遇到 CMOS 2.0 試圖通過添加第三維度來解決的相同互連和布線限制。

一些公司還在探索基于小芯片的 3D 集成，將堆疊與已知良好的芯片方法相結合，進一步模糊封裝和單片設計之間的界限。

最后一個考慮因素是基礎設施是否能夠跟上設計和制造的復雜性。隨著工藝節(jié)點的進步，流片、OPC（光學接近校正）和驗證所需的計算資源呈指數級增長。即使是最先進的 EDA 流也會隨著晶體管數量的激增而承受壓力。

“OPC 計算每兩年增長十倍，”NVIDIA 先進技術副總裁 Vivek Singh 在 ITF World 的一次演講中說?！鞍凑者@個速度，你需要一百個超大規(guī)模數據中心來進行掩碼合成。加速計算是我們馴服復雜性野獸的方式。

表 2：超越納米片時代擴展的三種途徑。資料來源：半導體工程/Gregory Haley

在這些策略之間進行選擇將取決于產品要求、經濟限制和生態(tài)系統(tǒng)準備情況。在許多情況下，答案可能不是非此即彼?；旌湘I合、小芯片和單片 CFET 縮放可以作為互補工具共存，將摩爾定律擴展到納米片時代之外。

展望和里程碑CMOS
2.0 是成為下一個標準平臺還是仍然是一個實驗性利基市場，將取決于其最大障礙能夠以多快的速度得到解決。原則上，晶圓級堆疊、背面電源和 CFET 集成的物理特性是合理的。在實踐中，技術、經濟和后勤里程碑的清單很長。

首先，亞微米混合鍵合必須證明它能夠大規(guī)模提供可靠、無空隙的互連。產量管理、在線檢測和過程控制對于避免跨層復合損失至關重要。設備制造商和材料供應商已經在合作改進表面處理、粘合化學品和清潔協(xié)議。

“混合鍵合已經從研究轉向生產，但可靠的互連縮放到 1 微米以下取決于許多因素，例如完美的晶圓制備，”Dielacher 說?！斑^高的表面粗糙度或任何污染都會破壞界面，因此必須嚴格控制整個工藝流程?！?/p>

其次，背面感知 EDA 流程必須成熟。布局和布線引擎、時序簽核工具和功率分析框架將需要處理多層連接，而不會讓設計人員不知所措。仿真模型必須以可信且可重復的方式捕獲寄生相互作用、熱梯度和機械應力。

“EDA 不會在真空中解決這個問題，”西門子數字工業(yè)軟件產品管理高級總監(jiān) Joe Davis 說?！吧鷳B(tài)系統(tǒng)必須共同開發(fā)方法和標準，否則學習曲線將過于陡峭。”

第三，超薄晶圓的材料和處理工藝必須變得更加堅固。翹曲、弓形和污染必須控制到遠遠超過當今標準的水平。

“你可以擁有最好的設計工具和工藝模塊，但如果材料還沒有準備好，那么這些都無關緊要，”Brewer Science 的高級技術專家 Douglas Guerrero 說?！拔镔|準備是其他一切的守門人?！?/p>

最后，生態(tài)系統(tǒng)必須保持一致。設備供應商、代工廠、EDA 提供商和 IP 供應商都必須就支持 CMOS 2.0 生產的標準、工作流程和供應鏈達成一致。沒有一家公司可以孤立地解決這些挑戰(zhàn)。

“CMOS 2.0 不是晶體管路線圖。這是一個系統(tǒng)路線圖，“imec 的 Ryckaert 說?！霸撔袠I(yè)將不得不決定是要在二維還是三維中擴展。如果我們能夠保持一致，它就會開啟十年的創(chuàng)新。如果我們做不到，我們可能會被困住。

在短期內，CMOS 2.0 技術最有可能出現(xiàn)在高性能計算、人工智能加速器和高端移動設備中，這些領域的密度和帶寬證明了投資的合理性。隨著時間的推移，如果產量提高并且流程穩(wěn)定，它可能會遷移到更廣泛的市場。

目前，CMOS 2.0 讓我們得以一睹納米片時代之后的風采，并提醒人們縮放不再僅僅與晶體管有關。它是關于整個系統(tǒng)，層層疊疊，需要新工具、新材料、新思維。