解決無(wú)線SoC系統(tǒng)設(shè)計(jì)中的 RF 耦合問(wèn)題

無(wú)線片上系統(tǒng) （SoC） 設(shè)計(jì)需要在同一芯片上實(shí)現(xiàn)所有電路域。這使制造商能夠降低成本并支持完整性。另一方面，這些域之間的串?dāng)_可能會(huì)出現(xiàn)問(wèn)題，并會(huì)降低整體性能。

電磁干擾 （EMI） 是由輻射射頻 （RF） 信號(hào)引起的。在系統(tǒng)設(shè)計(jì)中，可以使用各種技術(shù)來(lái)降低 EMI。例如，輻射射頻可以通過(guò)濾波和屏蔽來(lái)解決;然而，這并不能減輕片上 RF 耦合。

RF 耦合通道

RF 耦合是 RF 域和其他域之間串?dāng)_的一個(gè)例子（圖 1）。無(wú)線發(fā)射器需要產(chǎn)生 ~10 dBm 范圍內(nèi)的輸出功率。功率放大器 （PA） 產(chǎn)生這些級(jí)別的功率，同時(shí)有時(shí)包含片上電感或變壓器。

圖1. 帶注釋的域通常位于無(wú)線 SoC 中。

由于電感的電磁輻射，一小部分發(fā)射功率可以耦合到 SoC 內(nèi)的其他域。無(wú)論耦合分量是處于相同的發(fā)射頻率還是諧波，都會(huì)降低收發(fā)器的性能。當(dāng) integrated frequency synthesizer 的輸出信號(hào)頻譜變得雜散時(shí)，這一點(diǎn)就變得很明顯了。

相同的耦合機(jī)制可能發(fā)生在 SoC 外部的 PCB 級(jí)別，天線將輻射并影響附近其他域的關(guān)鍵 PCB 布線（圖 2）。

圖2. 箭頭表示無(wú)線模塊中可能的射頻耦合機(jī)制。減少 RF 耦合

通常，任何以任意頻率 （f₁） 運(yùn)行的區(qū)塊都被視為以另一個(gè)頻率 （f₂） 運(yùn)行的受害者區(qū)塊的攻擊者，反之亦然。當(dāng)一個(gè)頻率是另一個(gè)頻率的精確整數(shù)倍時(shí)，可能會(huì)有異常。

攻擊者影響受害者的鏈接包括：

• 供應(yīng)網(wǎng)絡(luò)

• 寄生電容耦合

• 寄生磁耦合

• 基板耦合

減少供應(yīng)網(wǎng)絡(luò)耦合

可以使用不同的穩(wěn)壓器來(lái)減少通過(guò)電源網(wǎng)絡(luò)的耦合。考慮一個(gè)對(duì) supply noise 不敏感的 aggressor block。這樣的模塊應(yīng)由并聯(lián)穩(wěn)壓器供電，¹ 如圖 3a 所示。反向電源抑制比 （PSRR） 是穩(wěn)壓器輸出到其電源的信號(hào)傳輸函數(shù)，它很小。

圖3. 并聯(lián)穩(wěn)壓器保護(hù)電源免受干擾器阻塞 （a） 的影響。串聯(lián)穩(wěn)壓器保護(hù)敏感模塊免受電源噪聲 （b） 的影響。

同樣，對(duì)電源噪聲敏感的模塊對(duì)電源污染的影響可以忽略不計(jì)，應(yīng)由串聯(lián)穩(wěn)壓器¹ 供電（圖 3b）。正向 PSRR 是電源噪聲到穩(wěn)壓器輸出的傳輸，在串聯(lián)穩(wěn)壓器中很小。

減少電源網(wǎng)絡(luò)耦合的另一種常見(jiàn)方法是在每個(gè)模塊附近添加充足的電源去耦電容。但是，必須仔細(xì)執(zhí)行此作，以最大限度地?cái)U(kuò)大去耦電容有效的頻率范圍。

應(yīng)將去耦電容布線的寄生電阻降至最低，以提高其品質(zhì)因數(shù)。當(dāng) MOS 器件實(shí)現(xiàn)去耦電容器時(shí)，應(yīng)盡量減少單元去耦電容器的長(zhǎng)度，以減小其通道電阻。² 與寄生電阻串聯(lián)的電容器的阻抗在高頻時(shí)達(dá)到寄生電阻值飽和（圖 4）。

圖4. 與電源去耦電容串聯(lián)的寄生電阻器會(huì)降低其性能。

減輕電源網(wǎng)絡(luò)耦合的一種不常用的技術(shù)是添加無(wú)源或有源電源濾波器。¹ 設(shè)計(jì)工程師最初可能會(huì)拒絕這個(gè)想法，因?yàn)榇嬖谙嚓P(guān)的電源電壓裕量損失。但是，考慮一個(gè)具有 1 V 電源且功耗為 0.5 mA 的模塊（圖 5）。

圖5. 這是無(wú)源電源濾波器設(shè)計(jì)中電源裕量和噪聲過(guò)濾之間合理權(quán)衡的一個(gè)例子。

插入 100 Ω 電阻器可將電源裕量?jī)H減少 50 mV。當(dāng)添加的濾波器電容為 16 pF 時(shí)，1 GHz 的電源噪聲衰減 20 dB。對(duì)于利用原生 NMOS 器件的面積高效有源濾波器，也可以提出類似的論點(diǎn)（圖 6）。

圖6. 有源電源濾波器的濾波器電容可以大大降低，從而實(shí)現(xiàn)緊湊的設(shè)計(jì)。

最后，將不同模塊的接地連接分開(kāi)并將它們連接到不同的焊盤可能會(huì)導(dǎo)致嚴(yán)重的問(wèn)題。³ 分離會(huì)污染敏感塊，而不是隔離它們。這種違反直覺(jué)的機(jī)制如圖 7 所示。

圖7. 當(dāng)通信域的接地焊盤分離時(shí)，敏感模塊的輸入信號(hào)可能會(huì)受到污染 （a）。當(dāng)共享接地焊盤時(shí)，可以安全地傳輸相同的信號(hào) （b）。

減少寄生電容耦合

Parasitic capacive coupling 在 layout 級(jí)別處理。敏感和嘈雜的節(jié)點(diǎn)應(yīng)使用其參考電源軌進(jìn)行屏蔽。接地平面設(shè)計(jì)也可以提供幫助。

電容與導(dǎo)體之間的距離成反比;因此，增加 traces 之間的間距會(huì)有所幫助。

減少寄生磁耦合

當(dāng)長(zhǎng)路線具有相同的方向時(shí)，它們可以相互磁耦合。當(dāng)耦合發(fā)生在通往螺旋線圈一側(cè)的長(zhǎng)平行路線之間時(shí)，這種效果更為明顯（圖 8）。當(dāng)線圈同時(shí)承載高頻和大幅度的電流時(shí)，情況會(huì)變得更糟，就像功率放大器一樣。

圖8. 螺旋線圈和相鄰長(zhǎng)路線之間的磁耦合是一個(gè)嚴(yán)重的問(wèn)題。

為了減少這種磁耦合，敏感路線應(yīng)盡可能遠(yuǎn)離線圈和其他噪聲路線。此外，當(dāng)布線彼此正交時(shí)，磁耦合會(huì)大幅減小。

減少基板耦合

有時(shí)，噪聲耦合會(huì)通過(guò)襯底發(fā)生。為了克服這個(gè)問(wèn)題，可以使用深 N 孔層將不同的電路隔離到井中。此外，應(yīng)在隔離域之間添加高電阻率固有層，相鄰的體連接為不同的接地焊盤提供低阻抗路徑。這種技術(shù)如圖 9 所示。

圖9. 在使用深 N 孔和天然層的布局中可以實(shí)現(xiàn)結(jié)構(gòu)域底物的分離。

最后，可以遵循一些準(zhǔn)則來(lái)進(jìn)一步減少噪聲從一個(gè)域到另一個(gè)域的傳輸。應(yīng)盡可能使用差分信號(hào)進(jìn)行域間連接。這最大限度地減少了參考節(jié)點(diǎn)噪聲的傳遞。此外，可以故意削弱一個(gè)域邊界的信號(hào)驅(qū)動(dòng)器，以最大限度地減少所有信號(hào)到其他域的電傳輸。這種方法在處理 CMOS logic 信號(hào)（例如高速 clocks 和數(shù)字總線）時(shí)非常有效。

不要忽視耦合復(fù)位技術(shù)

無(wú)線 SoC 系統(tǒng)中的 RF 耦合可能是一個(gè)真正的問(wèn)題，可能會(huì)降低整體性能。在設(shè)計(jì) SoC 布局規(guī)劃并識(shí)別 aggressor 和 victim blocks 時(shí)，應(yīng)特別注意。應(yīng)實(shí)施耦合歸約技術(shù)以獲得所需的高性能。