PCIe傳輸復(fù)雜性日增 高速訊號(hào)測(cè)試不可或缺

隨著PCIe技術(shù)的不斷進(jìn)步，其測(cè)試驗(yàn)證的復(fù)雜性也日益增長(zhǎng)。為了滿足日益增長(zhǎng)的速度需求，每一代PCIe的演進(jìn)都實(shí)現(xiàn)了傳輸速率的翻倍。如今，全球各地的數(shù)據(jù)中心已經(jīng)開始采用最新版本的PCIe 5.0和6.0電纜來連接大量高速數(shù)據(jù)存儲(chǔ)設(shè)備。與此同時(shí)，電纜制造商也在積極生產(chǎn)，以向客戶交付首批PCIe 5.0和6.0電纜。

更高速的傳輸纜線
PCIe測(cè)試驗(yàn)證不僅需要先進(jìn)的測(cè)試設(shè)備和技術(shù)，還需要嚴(yán)格遵守PCI-SIG規(guī)范，以確保測(cè)試結(jié)果的準(zhǔn)確性和可靠性。
為了確保這些高速電纜符合PCIe標(biāo)準(zhǔn)并保證整個(gè)系統(tǒng)的正常運(yùn)行，研發(fā)驗(yàn)證、合規(guī)性和制造過程都需要進(jìn)行徹底的測(cè)試。每個(gè)PCIe鏈路具有不同數(shù)量的通道對(duì)，包括1、2、4、8或16對(duì)，每對(duì)通道由一組差分發(fā)送（TX）和一組差分接收（RX）通道組成。以PCIe 6.0電纜為例，采用x8配置的電纜可以實(shí)現(xiàn)高達(dá)64 GB/s的傳輸速率。
然而，手動(dòng)驗(yàn)證高速互連的合規(guī)性不僅工作量大，而且容易出錯(cuò)。對(duì)于電纜的所有Thru連接以及電纜內(nèi)部的近端和遠(yuǎn)程串?dāng)_路徑，需要進(jìn)行大量的四埠測(cè)量。傳統(tǒng)的四端口向量網(wǎng)絡(luò)分析儀在每次測(cè)量時(shí)都需要重新連接，并且需要正確終端化未測(cè)量的差分對(duì)，這無疑增加了測(cè)試的復(fù)雜性和難度。
在PCIe 5.0/6.0系統(tǒng)行為測(cè)試中，某些屏蔽限制值的偏差可能并不關(guān)鍵。通過或失敗判定主要取決于整合回波損耗（iRL）和串?dāng)_噪聲分量（ccICN）等度量。這些度量在PCI-SIG規(guī)范中定義，需要從S參數(shù)結(jié)果計(jì)算得出，并需要進(jìn)行大量的后處理工作。此外，校準(zhǔn)測(cè)試夾具特性也帶來了額外的挑戰(zhàn)。
鑒于PCIe系統(tǒng)的重要性，PCI-SIG正在制定用于內(nèi)部（機(jī)箱內(nèi)部）和外部（機(jī)箱到機(jī)箱）應(yīng)用的標(biāo)準(zhǔn)化電纜規(guī)范。這些規(guī)范包括在32 GT/s和64 GT/s速率下配對(duì)的電纜組件和配對(duì)線纜連接器的相應(yīng)電氣要求，以確保整個(gè)系統(tǒng)的穩(wěn)定性和性能。
因此，對(duì)于PCIe測(cè)試驗(yàn)證而言，不僅需要先進(jìn)的測(cè)試設(shè)備和技術(shù)，還需要嚴(yán)格遵守PCI-SIG規(guī)范，以確保測(cè)試結(jié)果的準(zhǔn)確性和可靠性。隨著PCIe技術(shù)的不斷發(fā)展，測(cè)試驗(yàn)證的難度和復(fù)雜性也將繼續(xù)增加，但這也將推動(dòng)測(cè)試技術(shù)的不斷創(chuàng)新和進(jìn)步。

測(cè)試設(shè)備考慮

 
圖一 : 示波器和網(wǎng)絡(luò)分析儀，是PCIe測(cè)試驗(yàn)證中不可或缺的設(shè)備。

隨著PCIe技術(shù)的不斷發(fā)展，數(shù)據(jù)速率的提升使得高速串行數(shù)據(jù)鏈路的設(shè)計(jì)愈發(fā)復(fù)雜。特別是通道拓?fù)涞亩鄻踊约爸鲃?dòng)組件需要調(diào)整的參數(shù)數(shù)量激增，對(duì)設(shè)計(jì)和測(cè)試增加了更高的挑戰(zhàn)。
高速信號(hào)測(cè)試設(shè)備，如高性能示波器和網(wǎng)絡(luò)分析儀，是PCIe測(cè)試驗(yàn)證中不可或缺的設(shè)備。這些設(shè)備能夠支持更高的數(shù)據(jù)傳輸速率，如PCIe 6.0的64GT/s，并具備足夠的采樣帶寬和精度，以捕捉和分析高速信號(hào)中的細(xì)微變化。
專門的PCIe測(cè)試解決方案也是必不可少的。這些解決方案通常包括一系列的軟件和硬件工具，用于仿真、研發(fā)和驗(yàn)證PCIe設(shè)計(jì)的各個(gè)方面。此外，誤碼率測(cè)試儀和實(shí)時(shí)示波器等設(shè)備也是PCIe測(cè)試中的重要組成部分。BERT能夠模擬各種信號(hào)條件，以驗(yàn)證被測(cè)設(shè)備在不同環(huán)境下的性能表現(xiàn)，而實(shí)時(shí)示波器則用于對(duì)PCIe信號(hào)進(jìn)行實(shí)時(shí)采樣和分析。
針對(duì)PCIe測(cè)試驗(yàn)證的最新標(biāo)準(zhǔn)，還需要關(guān)注設(shè)備供貨商發(fā)布的最新產(chǎn)品和解決方案。隨著PCIe技術(shù)的不斷發(fā)展，新的測(cè)試設(shè)備和解決方案會(huì)不斷涌現(xiàn)，以滿足更高的測(cè)試需求。需要注意的是，為了確保測(cè)試的準(zhǔn)確性和可靠性，選擇設(shè)備時(shí)除了考慮其性能參數(shù)外，還應(yīng)考慮其是否符合PCI-SIG等權(quán)威機(jī)構(gòu)制定的標(biāo)準(zhǔn)和規(guī)范。同時(shí)，與設(shè)備供貨商的技術(shù)支持團(tuán)隊(duì)保持溝通，以確保獲得最新的技術(shù)支持和解決方案。
PCIe 6.0正在開發(fā)中，以滿足新興應(yīng)用的高速數(shù)據(jù)傳輸需求。隨著數(shù)據(jù)速率翻倍和其他增強(qiáng)的性能規(guī)格，PCIe 6.0將增加高速互連設(shè)計(jì)的復(fù)雜性。工程師需要選擇合適的信號(hào)完整性測(cè)試解決方案，來驗(yàn)證他們的產(chǎn)品是否符合 PCIe 6.0 標(biāo)準(zhǔn)。為了確保PCIe測(cè)試驗(yàn)證的準(zhǔn)確性，需要一系列先進(jìn)的測(cè)試設(shè)備來支持。這些設(shè)備包括：
●誤碼率測(cè)試儀（BERT）和脈沖模式發(fā)生器（PPG）：用于進(jìn)行高精度的特定信號(hào)測(cè)量。BERT和PPG在PCIe測(cè)試中發(fā)揮著關(guān)鍵作用，能夠模擬和生成各種信號(hào)條件，以驗(yàn)證被測(cè)設(shè)備在不同環(huán)境下的性能表現(xiàn)。
●BERT誤碼檢測(cè)器（ED）：用于分析Serdes輸出的誤碼率（BER）。ED能夠準(zhǔn)確檢測(cè)信號(hào)中的錯(cuò)誤，并提供誤碼率數(shù)據(jù)，?明工程師評(píng)估PCIe設(shè)備的性能。
●實(shí)時(shí)示波器：需要采樣帶寬大于50 GHz，用于對(duì)PCIe信號(hào)進(jìn)行實(shí)時(shí)采樣和分析，檢測(cè)信號(hào)的波形、時(shí)鐘抖動(dòng)等參數(shù)。實(shí)時(shí)示波器能夠提供詳細(xì)的信號(hào)信息，?明工程師診斷和解決潛在問題。

此外，針對(duì)PCIe 5.0和6.0等更高級(jí)別的測(cè)試，還需要支持更高速率和更復(fù)雜測(cè)試方案的設(shè)備。例如，鏈路均衡訓(xùn)練測(cè)試需要BERT模擬一個(gè)參考Serdes，并與被測(cè)設(shè)備（DUT）在PCIe協(xié)議的PHY邏輯子區(qū)塊進(jìn)行交互。這要求測(cè)試設(shè)備具有更高等級(jí)的仿真和交互能力。除了上述核心設(shè)備外，還可能需要其他輔助設(shè)備，如測(cè)試夾具、校準(zhǔn)設(shè)備等，以確保測(cè)試的準(zhǔn)確性和可靠性。
目前測(cè)試大廠是德科技（Keysight）就推出了端到端的PCIe 5.0/6.0測(cè)試解決方案，涵蓋了從仿真到物理層和協(xié)議層的測(cè)試需求。是德科技的PCIe測(cè)試解決方案包括模擬、研發(fā)和驗(yàn)證工具，能夠支持從PCIe 3.0到PCIe 6.0等各個(gè)版本的測(cè)試需求。太克科技（Tektronix）則提供了高性能的示波器，用于實(shí)時(shí)捕獲和分析高速PCIe信號(hào)。安立知（Anritsu）的PCIe解決方案能夠支持PCIe設(shè)備的性能評(píng)估和一致性測(cè)試，確保設(shè)備符合相關(guān)標(biāo)準(zhǔn)和規(guī)范。羅德史瓦茲（R＆S）則與PCI-SIG密切合作，針對(duì)PCIe架構(gòu)的一致性測(cè)試提供了廣泛的解決方案。這些解決方案不僅可用于一致性測(cè)試，還可用于高效驗(yàn)證和系統(tǒng)級(jí)設(shè)計(jì)，包括存在其他接口和無線信號(hào)的復(fù)雜場(chǎng)景。

加快合規(guī)測(cè)試速度

 

圖二 : 每一代PCIe的演進(jìn)都實(shí)現(xiàn)了傳輸速率的翻倍。圖為PCI-SIG的發(fā)展藍(lán)圖。

為了準(zhǔn)確快速地進(jìn)行符合PCI-SIG規(guī)范的最新一代PCIe 5.0和6.0電纜和連接器的合規(guī)性測(cè)試，R&S開發(fā)新的向量網(wǎng)絡(luò)分析儀自動(dòng)化套件選項(xiàng)。例如，對(duì)于完全自動(dòng)化驗(yàn)證PCIe x8電纜，軟件可以控制一個(gè)由ZNB向量網(wǎng)絡(luò)分析儀和可擴(kuò)展的OSP開關(guān)矩陣配置組成的測(cè)試裝置，創(chuàng)建一個(gè)具有64個(gè)測(cè)試埠的多埠VNA解決方案。該解決方案將PCIe x8電纜的測(cè)試時(shí)間縮短到僅幾分鐘，包括所有Thru連接、所有串?dāng)_組合以及相應(yīng)的度量計(jì)算，以進(jìn)行通過與失敗評(píng)估。相比之下，手動(dòng)測(cè)試需要數(shù)小時(shí)，并且測(cè)試工程師可能存在連接錯(cuò)誤的重大風(fēng)險(xiǎn)。
新的向量網(wǎng)絡(luò)分析儀自動(dòng)化套件選項(xiàng)，可應(yīng)對(duì)PCIe 5.0和6.0電纜和連接器的合規(guī)性驗(yàn)證挑戰(zhàn)。R&S ZNrun-K440專為根據(jù)PCI-SIG規(guī)范自動(dòng)進(jìn)行PCIe 5.0和6.0內(nèi)部和外部電纜和連接器的合規(guī)性測(cè)試而設(shè)計(jì)，為用戶節(jié)省了大量時(shí)間。測(cè)試裝置配備四個(gè)測(cè)試端口，并結(jié)合多個(gè)開放式開關(guān)和控制平臺(tái)，根據(jù)要驗(yàn)證的設(shè)備通道數(shù)目而定，提供多個(gè)四埠測(cè)量，而無需重新連接到DUT并重復(fù)其它通道的終端電阻插拔。例如，PCIe x8電纜具有16個(gè)通道，需要64個(gè)測(cè)試埠，由三個(gè)OSP320平臺(tái)提供，而PCIe x4電纜只需要兩個(gè)OSP320平臺(tái)提供32個(gè)測(cè)試埠。
R&S ZNrun-K440解決方案自動(dòng)化符合PCIe規(guī)范的所有測(cè)量。還包括對(duì)定義的PCIe度量進(jìn)行后處理。測(cè)試配置器可對(duì)個(gè)別信道進(jìn)行選擇和取消選擇測(cè)試，提供更大的靈活性，以滿足研發(fā)和驗(yàn)證測(cè)試中客戶的需求和偏好。自動(dòng)化測(cè)量結(jié)束時(shí)生成帶有通過或失敗判定的測(cè)試報(bào)告。該自動(dòng)化功能采用新的校準(zhǔn)程序，顯著減少了校準(zhǔn)步驟和校準(zhǔn)連接的數(shù)量。它還包括了符合PCIe測(cè)試規(guī)范所需的測(cè)試夾具去嵌套方法。

 
圖三 : 選擇適合的測(cè)試設(shè)備是確保驗(yàn)證成功的關(guān)鍵。圖為GRL，PCI-SIG的官方測(cè)試認(rèn)證機(jī)構(gòu)。

PCIe 6.0基本規(guī)格測(cè)試系統(tǒng)
安立知也以其訊號(hào)質(zhì)量分析儀 MP1900A 系列，搭配太克科技的實(shí)時(shí)示波器，以及通過硅驗(yàn)證的 Synopsys PCI Express 6.0 IP，成為一套PCIe 6.0基本規(guī)格測(cè)試系統(tǒng)。PCIe 6.0利用前向糾錯(cuò)技術(shù)，確保SNR訊號(hào)之完整性，其結(jié)果是評(píng)估待測(cè)物復(fù)雜度更高。更高效率的測(cè)試方案，是使用實(shí)時(shí)示波器執(zhí)行自動(dòng)基本規(guī)范校準(zhǔn)和訊號(hào)質(zhì)量評(píng)估，并結(jié)合安立知支持糾錯(cuò)分析的MP1900A以實(shí)時(shí)測(cè)量FEC誤碼率。
MP1900A訊號(hào)質(zhì)量分析儀是一款高性能的誤碼率測(cè)試儀（BERT），可用于測(cè)量諸如PCIe 6.0、PCIe 3.0至5.0和USB3.2/4.0等高速運(yùn)算接口，以及包括400GbE與800GbE等超寬帶通訊接口。MP1900A兼具測(cè)試重現(xiàn)性和簡(jiǎn)單的操作等優(yōu)點(diǎn)，是一款經(jīng)PCI-SIG認(rèn)證的儀器，可用于高達(dá)PCIe 5.0的一致性測(cè)試。

優(yōu)化信號(hào)完整性
在PCIe設(shè)計(jì)與模擬方面，是德科技提供模擬工具，可以優(yōu)化PCIe設(shè)計(jì)的信號(hào)和電源完整性。同時(shí)，這些工具還能夠分析高速IC封裝和PCB互連等組件的電磁效應(yīng)，確保設(shè)計(jì)的穩(wěn)定性和可靠性。快速有效地評(píng)估PCIe 6.0鏈路的端對(duì)端性能，可以為用戶提供有力的設(shè)計(jì)驗(yàn)證支持。
在PCIe發(fā)射器測(cè)試方面，PCIe 6.0從NRZ轉(zhuǎn)變?yōu)镻AM4，眼圖高度從PCIe 5.0的15mV縮小到只有6mV，帶來了更大挑戰(zhàn)。是德提供了優(yōu)化噪聲性能的示波器，能夠準(zhǔn)確測(cè)量低至6mV的眼圖高度。此外，Keysight FlexPLL支持速度最快的發(fā)射器鎖相環(huán)（PLL）帶寬測(cè)量，將測(cè)量時(shí)間從幾小時(shí)縮短到數(shù)秒，提高了測(cè)試效率。

結(jié)語(yǔ)
PCIe測(cè)試驗(yàn)證需要一系列專業(yè)的測(cè)試設(shè)備支持，這些設(shè)備不僅具有高精度的測(cè)量和分析能力，還需要支持高速率和復(fù)雜測(cè)試方案。選擇適合的測(cè)試設(shè)備是確保PCIe測(cè)試驗(yàn)證成功的關(guān)鍵之一。
支持PCIe測(cè)試驗(yàn)證標(biāo)準(zhǔn)的設(shè)備涵蓋了高速信號(hào)測(cè)試設(shè)備、專門的PCIe測(cè)試解決方案以及BERT和實(shí)時(shí)示波器等關(guān)鍵設(shè)備。在選擇設(shè)備時(shí)，應(yīng)綜合考慮其性能參數(shù)、符合標(biāo)準(zhǔn)情況以及技術(shù)支持等因素。許多廠商都提供了針對(duì)不同PCIe版本和測(cè)試需求的解決方案，包括硬件測(cè)試設(shè)備、仿真軟件、驗(yàn)證工具等。隨著PCIe技術(shù)的不斷發(fā)展和新版本的推出，測(cè)試廠商也會(huì)不斷更新和升級(jí)他們的測(cè)試解決方案，來滿足市場(chǎng)需求。