基于FPGA的等效時(shí)間采樣原理的實(shí)現(xiàn)

圖3等效時(shí)間采樣模塊圖

以下是實(shí)現(xiàn)等效時(shí)間采樣所需時(shí)鐘的代碼：

SIGNAL SAMP_CONTS：STD_LOGIC_VECTOR(11

DOWNTO 0)：=(OTHERS=>'0');

SIGNAL ADC_CLK_BANK：STD_LOGIC_VECTOR(11

DOWNTO 0)：=(OTHERS=>'0');

SIGNAL CLK_CNT ：INTEGER RANGE 0 TO 5000：=0;

SIGNAL CLK_TANK：STD_LOGIC：='0';

SIGNAL EN ：STD_LOGIC：='1';

BEGIN

PROCESS(CLK，RESET)

BEGIN

IF RESET='1' THEN EN'0');

SAMP_CONTS'0');

EN

3波形仿真

圖4中的波形仿真是以模擬信號(hào)的一周期等于8個(gè)CLK時(shí)鐘周期，CLK_ADC_OUT是對(duì)CLK進(jìn)行4分頻且分頻后的時(shí)鐘占空比為50%為假設(shè)的。1號(hào)箭頭指向的時(shí)鐘上升沿標(biāo)志著第一周期結(jié)束，上升沿之后進(jìn)入第二周期。同理，2號(hào)箭頭所指時(shí)鐘的上升沿標(biāo)志著第二周期的結(jié)束，上升沿之后標(biāo)志著進(jìn)入第三周期。

圖4波形仿真

在第一個(gè)周期中從CLK的第一個(gè)上升沿開(kāi)始計(jì)時(shí)同時(shí)對(duì)CLK進(jìn)行分頻可以得到CLK_ADC_OUT時(shí)鐘信號(hào)，在第一周期中在CLK的第二個(gè)上升沿CLK_ADC_OUT電平翻轉(zhuǎn)(存在延時(shí))，在第二周期中在第三個(gè)上升沿CLK_ADC_OUT電平翻轉(zhuǎn)，在第三個(gè)周期中在CLK的第四個(gè)上升沿CLK_ADC_OUT電平翻轉(zhuǎn)?？梢钥闯霾ㄐ畏抡鎴D是對(duì)圖1(a)、(b)兩圖表達(dá)時(shí)鐘的實(shí)現(xiàn)。在這里應(yīng)該注意到，在第一周期中雖然也有8個(gè)CLK的上升沿，但是并沒(méi)有表示出如1號(hào)箭頭所指CLK時(shí)鐘上升沿之后與第二周期第一個(gè)CLK時(shí)鐘上升沿之間的波形。

4結(jié)論

本文介紹了等效時(shí)間采樣的基本原理、系統(tǒng)實(shí)現(xiàn)的具體方案。等效時(shí)間采樣技術(shù)實(shí)現(xiàn)了利用低速的ADC器件對(duì)寬帶模擬信號(hào)的采集，降低了系統(tǒng)對(duì)ADC器件的要求以及系統(tǒng)實(shí)現(xiàn)的復(fù)雜度。本文介紹的等效時(shí)間采樣技術(shù)由于使用了FPGA采樣技術(shù)，使得在被采樣信號(hào)的一個(gè)周期中相較于一個(gè)周期僅能采集一個(gè)點(diǎn)的順序等效時(shí)間采樣有很大的提高，并且可以控制被采集信號(hào)一個(gè)周期中的采集點(diǎn)數(shù)從而可以根據(jù)后續(xù)器件處理速度實(shí)現(xiàn)變頻控制采樣。通過(guò)FPGA實(shí)現(xiàn)等效采樣時(shí)間，降低了系統(tǒng)實(shí)現(xiàn)的復(fù)雜度，同時(shí)可以十分方便的對(duì)代碼進(jìn)行修改使系統(tǒng)的調(diào)試更加簡(jiǎn)便。