如何設(shè)計(jì)基于Avalon總線的可配置LCD控制器IP核？

2.4 LCD 時(shí)序產(chǎn)生模塊

通過(guò)讀取配置寄存器獲得像素時(shí)鐘，行周期，幀周期，同步頭寬度以及時(shí)鐘分頻系數(shù)等信息后，LCD 時(shí)序產(chǎn)生模塊產(chǎn)生LCD 顯示需要的行同步信號(hào)、幀同步信號(hào)以及復(fù)合消隱信號(hào)。圖7 描述了LCD 接口時(shí)序發(fā)生模塊的接口信號(hào)

3. LCD 控制器IP 核的仿真調(diào)試與安裝

3.1 LCD 控制器IP 核的仿真調(diào)試

本IP 核使用Verilog HDL 來(lái)編寫，首先在Modelsim6.1 下先進(jìn)行RTL 級(jí)的功能仿真，當(dāng)所有功能都滿足要求時(shí)，就可以使用綜合工具綜合后加入延時(shí)信息進(jìn)行進(jìn)行時(shí)序仿真。如果時(shí)序仿真也滿足電路的設(shè)計(jì)要求，就可以當(dāng)做一個(gè)NiosII 系統(tǒng)自定義的組件加到Nios II 系統(tǒng)中去。

3.2 LCD 控制器IP 核的安裝

Avalon 流模式的 LCD 控制器需要安裝到 SOPC Builder 中，以便將其加入到NiosII 系統(tǒng)中。

這里的LCD 控制器是一個(gè)典型的流模式自定義外設(shè)。啟動(dòng)DMA 傳輸后，DMA 控制器將批量數(shù)據(jù)送往LCD 控制器，因此也可將LCD 控制器看成 FIFO 類型的存儲(chǔ)器外設(shè)。選擇Avalon Components->Legacy Components->Interface to User Logic，加入LCD 控制器的IP 核。

3.3 實(shí)際測(cè)試效果圖

實(shí)際測(cè)試是在Altera的DE2開(kāi)發(fā)板上進(jìn)行的。使用的LCD屏是夏普公司的800*600型號(hào)為L(zhǎng)Q080V3DG01的TFT LCD屏，實(shí)際的顯示效果圖如圖9所示

4. 總結(jié)

本文討論了基于Avalon 總線流傳輸?shù)呐渲肔CD 顯示控制器IP 核的設(shè)計(jì)，根據(jù)自頂向下的設(shè)計(jì)思想，將IP 核進(jìn)行層次功能劃分設(shè)計(jì)，并對(duì)IP 核的仿真驗(yàn)證，最后加入到Nios II系統(tǒng)中。該IP 核經(jīng)測(cè)試效果良好。由于本IP 核是可配置的，具有很好的移植性，可以方便的應(yīng)用以Nios II 為核心的各種需要圖形顯示的嵌入式系統(tǒng)中。