芯片疊層型系統(tǒng)級(jí)封裝設(shè)計(jì)優(yōu)化方法

作者 / 陳靖 丁蕾 王立春 上海航天電子技術(shù)研究所(上海 201109)

摘要：芯片疊層封裝是一種三維封裝技術(shù)，不但可以提高封裝效率、產(chǎn)品集成度和器件運(yùn)行速度，且可以將可編程邏輯門陣列器件與處理器、存儲(chǔ)芯片、數(shù)模轉(zhuǎn)換器件等一起封裝，實(shí)現(xiàn)器件的多功能化和系統(tǒng)化。以航天小型化計(jì)算機(jī)為例，分析了芯片疊層型系統(tǒng)封裝設(shè)計(jì)中存在的典型問題。結(jié)合可編程邏輯門陣列器件的I/O可定義和疊層封裝結(jié)構(gòu)特點(diǎn)，提出了一種基于氮化鋁襯底材料的BCB/Cu薄膜多層轉(zhuǎn)接板完成芯片間高密度互連和電磁屏蔽優(yōu)化新方法，并完成小型化計(jì)算機(jī)系統(tǒng)級(jí)封裝模塊研制。

*基金項(xiàng)目：“十二五”國(guó)防先進(jìn)制造項(xiàng)目(編號(hào)：51318070109)

陳靖(1984-)，男，碩士，研究方向：系統(tǒng)級(jí)封裝(SiP)技術(shù)和多芯片封裝技術(shù)。

0 引言

　　隨著航天小型化計(jì)算機(jī)向小型化、高性能、高可靠等方向發(fā)展，迫切要求對(duì)系統(tǒng)進(jìn)行集成。一般來說，在產(chǎn)品外形尺寸相同的前提下，使產(chǎn)品具備更強(qiáng)大的功能，可借助于芯片疊層封裝技術(shù)^[1-2]。但是在進(jìn)行封裝設(shè)計(jì)時(shí)，典型的芯片疊層結(jié)構(gòu)(金字塔型或懸梁式)并不一定都可以實(shí)現(xiàn)。對(duì)于標(biāo)準(zhǔn)外形尺寸或空間有限的航天電子產(chǎn)品而言，往往會(huì)導(dǎo)致其實(shí)際封裝設(shè)計(jì)缺乏工藝可行性。文中以航天小型化計(jì)算機(jī)為對(duì)象，提出了一種基于高導(dǎo)熱氮化鋁(AlN)襯底材料的BCB/Cu薄膜多層轉(zhuǎn)接板完成芯片間高密度互連和電磁屏蔽優(yōu)化新方法，與目前TSV(Through Silicon Vias)硅轉(zhuǎn)接板相比，采用TCV(Through Ceramic Vias)技術(shù)制備轉(zhuǎn)接板，不僅能夠?qū)崿F(xiàn)2.5D微系統(tǒng)高可靠集成，而且具有陶瓷介電常數(shù)高、絕緣性好、熱導(dǎo)率高，并且低成本、制造工藝簡(jiǎn)單等優(yōu)勢(shì)。

1 芯片疊層型系統(tǒng)級(jí)封裝互連主要問題

　　國(guó)產(chǎn)小型化計(jì)算機(jī)SiP產(chǎn)品中主要有FPGA、 DSP、CPU、SRAM、FLASH、AD、DA等芯片，產(chǎn)品進(jìn)行封裝集成時(shí)，經(jīng)常面臨包括封裝內(nèi)邏輯關(guān)系復(fù)雜、互連密度過高和引線鍵合能力限制等因素導(dǎo)致了疊層封裝難以實(shí)現(xiàn)或直接影響產(chǎn)品性能。

1.1 邏輯關(guān)系復(fù)雜

　　相比儲(chǔ)存類產(chǎn)品，航天計(jì)算機(jī)產(chǎn)品的對(duì)外接口多、功能多樣，涉及多種類型的芯片進(jìn)行封裝集成，使得電路設(shè)計(jì)更為復(fù)雜。在實(shí)際封裝設(shè)計(jì)時(shí)，需要根據(jù)芯片物理尺寸建立芯片疊層模型，這些芯片間的邏輯關(guān)系往往是比較復(fù)雜的。為了實(shí)現(xiàn)這些互連關(guān)系，一般需要將芯片的電極互連到基板上，然后在基板內(nèi)進(jìn)行多層布線，完成電氣連接。而理想的封裝設(shè)計(jì)目標(biāo)是芯片與芯片之間進(jìn)行直接互連(Die To Die)，這樣才能更大限度地減少信號(hào)傳輸?shù)难舆t和減少各種寄生參數(shù)^[3~4]。而往往這種目標(biāo)并不容易實(shí)現(xiàn)，芯片間直接互連會(huì)受到芯片的電極分布位置和功能定義的限制。

1.2 互連密度過高

　　所用到的集成電路芯片規(guī)模和集成度成倍提高。例如，早期的FPGA規(guī)模只有幾千門，近幾年多家單位推出500萬門以上FPGA，芯片電極(I/O)的間距隨特征尺寸縮小而微縮。從集成電路250 nm節(jié)點(diǎn)的72 μm電極間距縮小至45 nm節(jié)點(diǎn)的48 μm電極間距，這些均對(duì)封裝互連工藝和可靠性帶來挑戰(zhàn)。當(dāng)FPGA與CPU或DSP芯片等超大規(guī)模集成電路進(jìn)行疊層時(shí)，上下層的芯片均為細(xì)間距的電極分布，導(dǎo)致芯片在同方向上的引線鍵合密度過高。目前，細(xì)間距引線鍵合技術(shù)和金絲材料制造工藝日益成熟，使得封裝內(nèi)多層引線布線能力和互連密度大幅提高。但是過高的互連密度，易出現(xiàn)引線短路(特別在隨機(jī)振動(dòng)條件下)，降低產(chǎn)品的可靠性。

1.3 引線鍵合能力限制

　　傳統(tǒng)的引線鍵合技術(shù)在小型化、三維封裝發(fā)展趨勢(shì)的推動(dòng)下，出現(xiàn)了低弧度鍵合、疊層鍵合、引線上芯片鍵合、外懸芯片鍵合、雙面鍵合等新技術(shù)^[5-6]。但是，這些鍵合技術(shù)共同的難點(diǎn)是無法進(jìn)行長(zhǎng)距離的鍵合，即受到跨距的限制。在疊層方案設(shè)計(jì)中，往往出現(xiàn)底層芯片相對(duì)于上層芯片(如FLASH芯片)的外形尺寸差異過大，致使從上層芯片的電極鍵合到基板或下層芯片焊盤上的引線過長(zhǎng)。引線跨距增大不僅會(huì)使引線拉力強(qiáng)度降低，還可能會(huì)產(chǎn)生引線擺動(dòng)(Wire Sway)、塌陷(Wire Sagging)等缺陷。

1.4 三維混合芯片近場(chǎng)耦合

　　航天小型化計(jì)算機(jī)屬于數(shù)?；旌闲盘?hào)系統(tǒng)，數(shù)字電路快速開關(guān)引起的瞬態(tài)開關(guān)噪聲可通過封裝基板或互連引線影響敏感電路正常工作，同時(shí)噪聲源芯片和敏感芯片之間由于三維堆疊而造成近場(chǎng)空間耦合^[7~8]。對(duì)于混合信號(hào)系統(tǒng)，特別是高靈敏度產(chǎn)品的系統(tǒng)集成，噪聲源和敏感源距離比2D封裝更近，封裝體內(nèi)部的近場(chǎng)耦合會(huì)嚴(yán)重影響信道的傳輸質(zhì)量，引起高速集成電路信號(hào)失真、工作失效。除了混合系統(tǒng)封裝，高速數(shù)字電路系統(tǒng)的速率越來越高，疊層芯片間的空間電磁耦合對(duì)數(shù)字路徑高頻分量影響也會(huì)越來越大，例如高速AD/DA芯片與FPGA芯片的疊層。

2 芯片疊層型系統(tǒng)級(jí)封裝互連優(yōu)化

　　為解決芯片疊層中封裝設(shè)計(jì)與實(shí)施難點(diǎn)，可從以下三方面進(jìn)行封裝互連方案的優(yōu)化，典型的帶多層轉(zhuǎn)接板的芯片疊層優(yōu)化結(jié)構(gòu)如圖1所示。

　　1) 原理圖-封裝互連協(xié)同設(shè)計(jì)。利用FPGA芯片可編程I/O特點(diǎn)，優(yōu)先考慮FPGA與其它功能芯片的互連位置(就近互連原則)，封裝設(shè)計(jì)完成后在原理圖中進(jìn)行逆向設(shè)計(jì)(反標(biāo));

　　2) 采用苯并環(huán)丁烯(BCB)作為轉(zhuǎn)接板高性能的高頻介質(zhì)材料具有更好的平坦化能力、更低的吸水率、更小的介電常數(shù)和介質(zhì)損耗。轉(zhuǎn)接板頂層導(dǎo)體形成RDL(Redistribution Layer)再分布層，完成轉(zhuǎn)接板之上的芯片與其他芯片或基板互連，減小了芯片引線長(zhǎng)度，降低了信號(hào)鏈路的寄生電感;

　　3) 采用TCV陶瓷穿孔技術(shù)，將轉(zhuǎn)接板中間層與底層導(dǎo)體互連，形成特殊電磁場(chǎng)帶(Electromagnetic Band Gap, EBG)以及接地屏蔽結(jié)構(gòu)，形成敏感芯片的電磁保護(hù)。

　　優(yōu)化后芯片疊層間的互連方案如圖2(a)所示，由于FPGA的可編輯I/O未作具體定義，圖中封裝內(nèi)的互連網(wǎng)絡(luò)復(fù)雜程度大大降低。這種情況下，芯片與芯片之間的直接互連成為可能;轉(zhuǎn)接板上使用BCB/Cu薄膜多層互連工藝。通過RDL層，不但可實(shí)現(xiàn)焊盤位置的再分布，大幅降低了封裝內(nèi)的引線互連密度和互連復(fù)雜程度，解決了引線互連跨距的限制，并可對(duì)敏感芯片形成電磁保護(hù)，從而提高封裝效率和集成度。最終實(shí)現(xiàn)的疊層封裝三維效果如圖2(b)所示。

3 芯片疊層結(jié)構(gòu)應(yīng)力評(píng)估

　　在芯片疊層封裝設(shè)計(jì)中，芯片與轉(zhuǎn)接板之間膨脹系數(shù)(CTE)存在差異，熱一應(yīng)力會(huì)造成芯片表面鈍化層損傷，直接影響疊層結(jié)構(gòu)的可靠性。同時(shí)，選擇較高導(dǎo)熱的材料會(huì)有助于疊層結(jié)構(gòu)的導(dǎo)熱性能。表1為220 ℃環(huán)境下得到典型芯片疊層的等效熱應(yīng)力和等效熱形變仿真和測(cè)試結(jié)果。

　　分析可知，隨著轉(zhuǎn)接板與芯片的膨脹系數(shù)差異增大，芯片層間的等效應(yīng)力和等效形變隨之增加。采用Akrometrix公司TherMoire設(shè)備的Shadow Morie法測(cè)量轉(zhuǎn)接板變形情況，使用AlN材料作為轉(zhuǎn)接板的等效熱形變最大值為39 μm，等效熱應(yīng)力最大值為91.6 MPa，材料熱性能與Si類似。選擇接近Si材料性能的AlN襯底可以滿足芯片疊層結(jié)構(gòu)的熱可靠性。

　　根據(jù)芯片疊層系統(tǒng)級(jí)封裝設(shè)計(jì)優(yōu)化方法，研制的一款航天小型化計(jì)算機(jī)實(shí)物如下圖4。該模塊包括了CPU、DSP、FPGA、 SRAM×4、FLASH、AD和DA等多芯片器件，用于實(shí)現(xiàn)計(jì)算與控制一體化集成。最終的模塊尺寸僅為40 mm×40 mm×9 mm，并通過GJB2438 H級(jí)的篩選考核要求。

4 結(jié)論

　　本文結(jié)合FPGA芯片可編程I/O的功能和疊層封裝結(jié)構(gòu)的特點(diǎn)，提出了一種基于高導(dǎo)熱氮化鋁(AlN)襯底材料的BCB/Cu薄膜多層轉(zhuǎn)接板完成芯片間高密度互連和電磁屏蔽優(yōu)化新方法，并成功應(yīng)用于某款航天小型化計(jì)算機(jī)研制中。該優(yōu)化方法有效解決芯片疊層封裝中引線互連密度過大、長(zhǎng)距離引線鍵合、電極分布不規(guī)則、數(shù)模芯片的電磁屏蔽等問題，有效地提高了芯片疊層封裝的可靠性。同時(shí)，該方法解決了目前系統(tǒng)級(jí)封裝(SiP)中芯片往往并非根據(jù)封裝而定制的不匹配問題，該方法不僅適用于FPGA芯片的疊層封裝，對(duì)于其它超大規(guī)模集成電路芯片如ASIC、SoC等同樣有參考意義。

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　　本文來源于《電子產(chǎn)品世界》2018年第4期第38頁，歡迎您寫論文時(shí)引用，并注明出處。